陣列除法器設(shè)計(jì)

課程設(shè)計(jì)報(bào)告課程設(shè)計(jì)名稱(chēng)：計(jì)算機(jī)組成原理課程設(shè)計(jì)課程設(shè)計(jì)題目：陣列除法器的設(shè)計(jì)院（系）：計(jì)算機(jī)學(xué)院專(zhuān)業(yè)：計(jì)算機(jī)科學(xué)與技術(shù)班級(jí)：24010105學(xué)號(hào)：2012040101222姓名：孫洪宇指導(dǎo)教師：訾學(xué)博完成日期：2015年1月16日目錄TOC\o"1-5"\h\z\o"CurrentDocument"第1章總體設(shè)計(jì)方案 1\o"CurrentDocument"1.1設(shè)計(jì)原理 1\o"CurrentDocument"1.2設(shè)計(jì)思路 3\o"CurrentDocument"1.3設(shè)計(jì)環(huán)境 3\o"CurrentDocument"第2章詳細(xì)設(shè)計(jì)方案 5\o"CurrentDocument"2.1頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn) 5\o"CurrentDocument"2.1.1頂層方案的設(shè)整體邏輯圖 5\o"CurrentDocument"2.1.2器件的選擇與引腳鎖定 5\o"CurrentDocument"2.1.3編譯、綜合、適配 7\o"CurrentDocument"2.2功能模塊的設(shè)計(jì)與實(shí)現(xiàn) 7\o"CurrentDocument"2.2.1細(xì)胞模塊的設(shè)計(jì)與實(shí)現(xiàn) 7\o"CurrentDocument"2.2.2除法器模塊的設(shè)計(jì)與實(shí)現(xiàn) 9\o"CurrentDocument"2.3仿真調(diào)試 11\o"CurrentDocument"第3章編程下載與硬件測(cè)試 13\o"CurrentDocument"3.1編程下載 13\o"CurrentDocument"3.2硬件測(cè)試及結(jié)果分析 13參考文獻(xiàn) 15\o"CurrentDocument"附錄（電路原理圖） 16Si圖1.1可控加法Si圖1.1可控加法/減法（CAS）單元邏輯結(jié)構(gòu)圖Bi第1章總體設(shè)計(jì)方案1.1設(shè)計(jì)原理在原碼除法中，原碼除法符號(hào)位是單獨(dú)處理的，商符由兩數(shù)符號(hào)位進(jìn)行異或運(yùn)算求得，商值由兩數(shù)絕對(duì)值相除求得。原碼除法中由于對(duì)余數(shù)的處理不同，又可分為恢復(fù)余數(shù)法和不恢復(fù)余數(shù)法（加減交替法）。本設(shè)計(jì)采用加減交替法。加減交替法的運(yùn)算規(guī)則如下：（1） 當(dāng)余數(shù)為正時(shí)，上商1,余數(shù)左移一位后減去除數(shù)得下一位余數(shù)。（2） 當(dāng)余數(shù)為負(fù)時(shí)，上商0,余數(shù)左移一位后加上除數(shù)得下一位余數(shù)。陣列除法器是一種并行運(yùn)算部件，采用大規(guī)模集成電路制造，與早期的串行除法器相比，陣列除法器不僅所需的控制線路少，而且能提供令人滿(mǎn)意的高速運(yùn)算速度。陣列除法器有多種形式，如不恢復(fù)余數(shù)陣列除法器、補(bǔ)碼陣列除法器等等。本實(shí)驗(yàn)設(shè)計(jì)的是加減交替陣列除法器。本實(shí)驗(yàn)利用的細(xì)胞單元是一個(gè)可控加法/減法CAS單元，利用它組成的流水陣列來(lái)實(shí)現(xiàn)四位小數(shù)的除法。CAS單元有四個(gè)輸入端、四個(gè)輸出端。其中有一個(gè)控制輸入端P，當(dāng)P=0時(shí)，CAS作加法運(yùn)算；當(dāng)P=1時(shí)，CAS作減法運(yùn)算。邏輯結(jié)構(gòu)圖如圖1.1所示。BiAiBiCAS單元的輸入與輸出的關(guān)系可用如下邏輯方程來(lái)表示：Si=Ai十（Bi十P）十CiCi+l=（Ai+Ci）（Bi十P）+AiCi當(dāng)P=0時(shí)，CAS單元就是一個(gè)全加器，如下：Si=Ai十B十iCiCi+1二AiBi+BiCi+AiCi當(dāng)P=1時(shí)，則得求差公式：Si=Ai十B十iCiCi+1=AiBi+BiCi+AiCi其中有Bi=Bi十1在減法中，輸入稱(chēng)為借位輸入，而稱(chēng)為借位輸出。不恢復(fù)余數(shù)法的除法即加減交替法。在不恢復(fù)余數(shù)的除法陣列中，若前一行輸出的符號(hào)與被除數(shù)的符號(hào)是一致的則這一行執(zhí)行加法，如果不一致則這一行執(zhí)行減法。當(dāng)出現(xiàn)不夠減時(shí)，部分余數(shù)相對(duì)被除數(shù)來(lái)說(shuō)要改變符號(hào)。這時(shí)應(yīng)該產(chǎn)生一個(gè)商位“0”，除數(shù)首先沿對(duì)角線右移，然后加到下一行的部分余數(shù)上，當(dāng)部分余數(shù)不改變它的符號(hào)時(shí)，即產(chǎn)生商位“1”，下一行的操作應(yīng)該是減法。本實(shí)驗(yàn)就是要求用加減交替法設(shè)計(jì)陣列除法器。如下圖1.2所示的就是用加減交替法設(shè)計(jì)的陣列除法器，圖中每一個(gè)方框代表一個(gè)CAS單元，除數(shù)為Y0Y1Y2Y3Y4；被除數(shù)為X0X1X2X3X4。其中X0和Y0是被除數(shù)和除數(shù)的符號(hào)位，均為零，商的符號(hào)恒為零，商為0.S1S2S3S4,余數(shù)為0.000YU1YU2YU3YU4YU5。被除數(shù)由頂部一行和最右邊的對(duì)角線上的垂直輸入線來(lái)提供，除數(shù)沿對(duì)角線方向進(jìn)入陣列。由控制信號(hào)P來(lái)決定此行作加法還是除法，當(dāng)P=0時(shí)，CAS作加法運(yùn)算；當(dāng)P=1時(shí)，CAS作減法運(yùn)算。圖1.2整體除法器內(nèi)部原理圖1.2設(shè)計(jì)思路在本實(shí)驗(yàn)中要求輸入得除數(shù)和被除數(shù)數(shù)據(jù)位均為四位，并用加減交替法來(lái)設(shè)計(jì)這個(gè)陣列除法器。這個(gè)可以用CAS單元所組成的流水陣列來(lái)實(shí)現(xiàn)，四位數(shù)據(jù)位加上一個(gè)符號(hào)位，一個(gè)五位除五位的加減交替除法陣列由5X5個(gè)CAS單元組成，其中兩個(gè)操作數(shù)均為正。流水邏輯框圖如上圖1.2所示1.3設(shè)計(jì)環(huán)境(1)硬件環(huán)境偉福COP2000型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀COP2000計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)由實(shí)驗(yàn)平臺(tái)、開(kāi)關(guān)電源、軟件三大部分組成。實(shí)驗(yàn)平臺(tái)上有寄存器組R0-R3、運(yùn)算單元、累加器等組成。COP2000計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)各單元部件都以計(jì)算機(jī)結(jié)構(gòu)模型布局，系統(tǒng)在實(shí)驗(yàn)時(shí)即使不借助PC機(jī)，也可實(shí)時(shí)監(jiān)控?cái)?shù)據(jù)流狀態(tài)及正確與否，實(shí)驗(yàn)系統(tǒng)的軟硬件對(duì)用戶(hù)的實(shí)驗(yàn)設(shè)計(jì)具有完全的開(kāi)放特性，系統(tǒng)提供了微程序控制器和組合邏輯控制器兩種控制器方式，系統(tǒng)還支持手動(dòng)方式、聯(lián)機(jī)方式、模擬方式三種工作方式，系統(tǒng)具備完善的尋址方式、指令系統(tǒng)和強(qiáng)大的模擬調(diào)試功能。COP2000集成調(diào)試軟件COP2000集成開(kāi)發(fā)環(huán)境是為COP2000實(shí)驗(yàn)儀與PC機(jī)相連進(jìn)行高層次實(shí)驗(yàn)的配套軟件，它通過(guò)實(shí)驗(yàn)儀的串行接口和PC機(jī)的串行接口相連，提供匯編、反匯編、編輯、修改指令、文件傳送、調(diào)試FPGA實(shí)驗(yàn)等功能，該軟件在Windows下運(yùn)行。⑵EDA環(huán)境Xilinxfoundationf3.1設(shè)計(jì)軟件Xilinxfoundationf3.1是Xilinx公司的可編程期間開(kāi)發(fā)工具，該平臺(tái)功能強(qiáng)大，主要用于百萬(wàn)邏輯門(mén)設(shè)計(jì)。該系統(tǒng)由設(shè)計(jì)入口工具、設(shè)計(jì)實(shí)現(xiàn)工具、設(shè)計(jì)驗(yàn)證工具三大部分組成。第2章詳細(xì)設(shè)計(jì)方案2.1頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn)頂層方案圖實(shí)現(xiàn)陣列除法器的邏輯功能，實(shí)驗(yàn)要求采用原理圖設(shè)計(jì)輸入方式完成，電路實(shí)現(xiàn)基于XCV200可編程邏輯芯片。在完成原理圖的功能設(shè)計(jì)后，把輸入以及輸出信號(hào)安排到XCV200指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定。2?1?1頂層方案的設(shè)整體邏輯圖頂層設(shè)計(jì)采用了原理圖設(shè)計(jì)輸入方式，圖形文件是由25個(gè)CAS模塊組裝而成的一個(gè)完整的設(shè)計(jì)實(shí)體?？衫肵ilinxfoundationf3.1ECS模塊實(shí)現(xiàn)頂層圖形文件的設(shè)計(jì)，頂層圖形文件結(jié)構(gòu)如圖2.1所示。07-□C=P10039012445Eh-883呂9令RpppppppccccccccccooooooooooLLLLLLLLLL--=一-竺UF-U07-□C=P10039012445Eh-883呂9令RpppppppccccccccccooooooooooLLLLLLLLLL--=一-竺UF-UJyyupSOxoS1X1盟X2msX3X4VJOYOVJ1Y1VJCY2YU3Y3TJ*￥4ZXL0C=P73L0C=P93L0C=P99LOC=P107LPADLPAJAADLOC=P10SL0C=P147L0C=P152L0C=P17SL0C=P184L0C=P135圖2.1陣列除法器的頂層設(shè)2.1.2器件的選擇與引腳鎖定器件的選擇由于硬件設(shè)計(jì)環(huán)境是基于偉福COP2000型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀和XCV200實(shí)驗(yàn)板，故采用的目標(biāo)芯片為XilinxXCV200可編程邏輯芯片。引腳鎖定把頂層圖形文件中的所有輸入、輸出信號(hào)對(duì)應(yīng)到XilinxXCV200芯片指定的

引腳上去，實(shí)現(xiàn)芯片的引腳鎖定，各信號(hào)及XilinxXCV200芯片引腳對(duì)應(yīng)關(guān)系如表2.1所示：表2?1信號(hào)和芯片引腳對(duì)應(yīng)關(guān)系圖形文件中的輸入/輸出信號(hào)XCV200芯片引腳信號(hào)PP63X0P79X1P80X2P81X3P82X4P84Y0P94Y1P95Y2P96Y3P97Y4P100SOP78S1P93S2P99S3P107S4P108YU0P147YU1P152YU2P178YU3P184YU4P185

2.1.3編譯、綜合、適配利用Xilinxfoundationf3.1的原理圖編輯器對(duì)頂層圖形文件進(jìn)行編譯，并最終生成網(wǎng)絡(luò)表文件，利用設(shè)計(jì)實(shí)現(xiàn)工具經(jīng)綜合、優(yōu)化、適配，生成可供時(shí)序仿真的文件和器件下載編程文件。2.2功能模塊的設(shè)計(jì)與實(shí)現(xiàn)陣列除法器的底層設(shè)計(jì)包括25個(gè)CAS模塊，這個(gè)CAS模塊由2個(gè)或門(mén)、4個(gè)與門(mén)和3個(gè)異或門(mén)邏輯組合而成。2.2.1細(xì)胞模塊的設(shè)計(jì)與實(shí)現(xiàn)創(chuàng)建細(xì)胞模塊設(shè)計(jì)原理圖。細(xì)胞模塊原理結(jié)構(gòu)圖如圖2.2所示。XOR2XOR2Dwout■Opojt￡>cojt圖2.2細(xì)胞塊邏輯框圖創(chuàng)建元件圖形符號(hào)為了能在圖形編輯器中調(diào)用CAS芯片需要把它圭寸裝，可利Xilinxfoundationf3?1編譯器中的如下步驟實(shí)現(xiàn)：Tools=>SymbolWizard=>T一步。其中XIN、YIN、PIN、CIN為四個(gè)輸入信號(hào)，YUOUT、YOUT、POUT、COUT為四個(gè)輸出信號(hào)。用其元件圖形符號(hào)如圖2.3所示：

U108XINYUOUTYINYOUTPINPOUTCINCOUTYANG圖2.3細(xì)胞元件圖形符號(hào)功能仿真對(duì)創(chuàng)建的取補(bǔ)模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用 Xilinxfoundationf3.1編譯器的Simulator模塊實(shí)現(xiàn)。仿真結(jié)果如圖2.4所示：舞LogicSimulator-XilinxFoundaiionF3,li[s]-[WaveformViewer0]^FileSignalWaveformDeviceOptionsToolsViev-Windovi/Help^|Q|e］亂|韻^1|Functionaljdl*|210OnsBreak二1副忒1 ?j3Ci=|C—-|nd―J：CZ3|3n_r-L-J^FL>±L|6-lus|50ns/div111o_113I11II1500ns11111111111lus111111111111-5usi1iiii1ii2usiI111iIm2-5usSusi11111111111i11i1i3_5us4us1111111111111111111114.5us1111111111i5usi1i11i1i5-5us€11111111111111iXIN Cs+--1—-4J—iYIN 匚:m?十4--4 1—J—PIN Csi—iCIN 匚:m+--1—oYUOTJT YOTTTPOUT ooCOUT 一+-圖2.4細(xì)胞模塊仿真結(jié)果表2.2細(xì)胞模塊真值表輸入信號(hào)輸出信號(hào)XINYINPINCINYUOUTYOUTPOUTCOUT111101110011001110111011

111011100010101010100011110111010001100010010001110001010000000010001000將仿真結(jié)果與細(xì)胞模塊的輸入、輸出信號(hào)真值表相對(duì)比可知，細(xì)胞模塊的仿真結(jié)果正確。2.2.2除法器模塊的設(shè)計(jì)與實(shí)現(xiàn)（1）創(chuàng)建除法器模塊設(shè)計(jì)原理圖。除法器模塊原理結(jié)構(gòu)如圖2.5所示:圖2.5除法器原理模塊框圖

創(chuàng)建元件圖形符號(hào)為了能在圖形編輯器中調(diào)用YANG芯片,需要為除法器模塊創(chuàng)建一個(gè)元件圖形符號(hào)，可利Xilinxfoundationf3?1編譯器中的如下步驟實(shí)現(xiàn)：Tools=>SymbolWizard=>T一步。其元件圖形符號(hào)如圖2.6所示：U107PSOX0S1X1S2X2S3X384X4YU0Y0YU1Y1YU211Y2YU3Y3YU4Y4圖2.6選擇器元件圖形符號(hào)功能仿真對(duì)除法器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用Xilinxfoundationf3.1編譯器的Simulator模塊實(shí)現(xiàn)。仿真結(jié)果如圖2.7所示：

圖2.7除法器模塊仿真結(jié)果圖(3)功能仿真對(duì)創(chuàng)建的乘數(shù)補(bǔ)碼移位寄存器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用Xilinxfoundationf3.1編譯器的Simulator模塊實(shí)現(xiàn)。仿真結(jié)果如圖2.10所示：2.3仿真調(diào)試仿真調(diào)試主要驗(yàn)證設(shè)計(jì)電路邏輯功能、時(shí)序的正確性，本設(shè)計(jì)中主要采用功能仿真方法對(duì)設(shè)計(jì)的電路進(jìn)行仿真。(1)建立仿真波形文件及仿真信號(hào)選擇功能仿真時(shí)，首先建立仿真波形文件，選擇仿真信號(hào)，對(duì)選定的輸入信號(hào)設(shè)置參數(shù)，選定的仿真信號(hào)和設(shè)置的參數(shù)如表2.3所示。

輸入信號(hào)輸出信號(hào)X00Y00S00YU00X11Y11S11YU10X20Y21S21YU21X31Y30S30YU31X41Y41S41YU41P1X00Y00S00YU01X11Y11S11YU11X21Y20S20YU20X31Y31S30YU30X40Y41S41YU41P1表2.3仿真信號(hào)相關(guān)參數(shù)表(2)功能仿真結(jié)果與分析仿真結(jié)果分別如圖2.7所示，仿真數(shù)據(jù)結(jié)果如表2.3所示。對(duì)比圖2.7和表2.3,多組功能仿真結(jié)果均正確，進(jìn)而說(shuō)明此電路設(shè)計(jì)的正確性。第3章編程下載與硬件測(cè)試3?1編程下載利用COP2000仿真軟件的編程下載功能，將得到.bit文件下載到XCV200實(shí)驗(yàn)板的XCV200可編程邏輯芯片中。3.2硬件測(cè)試及結(jié)果分析利用XCV200實(shí)驗(yàn)板進(jìn)行硬件功能測(cè)試。陣列除法器的輸入數(shù)據(jù)通過(guò)XCV200實(shí)驗(yàn)板的輸入開(kāi)關(guān)實(shí)現(xiàn)，輸出數(shù)據(jù)通過(guò)XCV200實(shí)驗(yàn)板的LED指示燈實(shí)現(xiàn)，其對(duì)應(yīng)關(guān)系如表3.1所示。表3?1XCV200實(shí)驗(yàn)板信號(hào)對(duì)應(yīng)關(guān)系XCV200芯片引腳信號(hào)XCV200實(shí)驗(yàn)板P94K07P95K06P96K05P97K04P100K03P79K17P80K16P81K15P82K14P84K13P78B7P93B6P99B5P107B4P108B3P147A7P152A6P178A5P184A4P185A3

利用表2.3中的第一組輸入?yún)?shù)作為輸入數(shù)據(jù)，逐個(gè)測(cè)試輸出結(jié)果，即用XCV200實(shí)驗(yàn)板的開(kāi)關(guān)KO、K1及K2控制數(shù)據(jù)輸入，同時(shí)觀察數(shù)碼顯示管和發(fā)光二極管顯示結(jié)果，得到如圖3.1所示的硬件測(cè)試結(jié)果。比較表2.3和圖3.1的內(nèi)容，可知硬件測(cè)試結(jié)果是正確的，說(shuō)明電路設(shè)計(jì)完全正參考文獻(xiàn)曹昕燕.EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)[M]?北京：清華大學(xué)出版社，2006范延濱?微型計(jì)算機(jī)系統(tǒng)原理、接口與EDA設(shè)計(jì)技術(shù)[M].北京：北京郵電大學(xué)出版社，2006王愛(ài)英?計(jì)算機(jī)組成與結(jié)構(gòu)（第三版）[M].北京：清華大學(xué)出版社，2006白中英?計(jì)算機(jī)組成原理（第四版）[M].北京：科學(xué)出版社，2009唐朔飛?計(jì)算機(jī)組成原理（第二版）[M].北京：高等教育出版社，2008江國(guó)強(qiáng).EAD技術(shù)習(xí)題與實(shí)驗(yàn)[M].北京：電子工業(yè)出版社，2005王冠.VerilogHDL與數(shù)字電路設(shè)計(jì)[M].北京：機(jī)械工業(yè)出版社，2005杜建國(guó).VerilogHDL硬件描述語(yǔ)言[M].北京：國(guó)防工業(yè)出版社，2004李景華.可編程程邏輯器件與EDA技術(shù)】M].北京：東北大學(xué)出版社，2001附錄（電路原理圖）r~OOIILLLoooLLLLLLooooooooIIIIoIIoIIoII"0"0"0"0"0"0Loop」。。p>o/p>o/p>o/p>□/p>o/p>□/p>o/p>