集成電路概念1

1?什么是特征尺寸和集成度？它們之間有什么關(guān)系?集成度是指一個(gè)IC芯片所包含的芯片數(shù)目（晶體管或門數(shù)，包括有源或無源元件）。為了提高集成度，采取了增大芯片面積，縮小器件特征尺寸，改進(jìn)電路即結(jié)構(gòu)設(shè)計(jì)等措施。特征尺寸定義為器件中最小線條寬度（對(duì)MOS器件而言通常指器件柵電極所決定的溝道幾何長(zhǎng)度）也可定義為最小線條寬度與線條間距之和的一半。減小特征尺寸是提高集成度改進(jìn)器件性能的關(guān)鍵。2?什么是摩爾定律？預(yù)測(cè)了什么？摩爾定律：每?jī)赡晷酒δ芊环?。根?jù)預(yù)測(cè)今后20年時(shí)間內(nèi)集成電路的集成技術(shù)及其產(chǎn)品仍將遵守這一定律3?簡(jiǎn)述MOSFET的種類及各自電流電壓特性？根據(jù)MOSFET器件溝道材料摻雜類型的不同MOS器件可分為N型MOS器件和P型MOS器W 1件其電流電壓特性分別為：N型線性區(qū)：I=卩C—[（V-V）V-—V2]dnOXLGSTDS2DS1—飽和區(qū)：I二-卩C—（V-V）2d2nOXLGST4?什么是MOS器件的閾值電壓？受哪些因素影響？形成溝道所對(duì)應(yīng)的柵極電壓成為閾值電壓，在半導(dǎo)體中定義為半導(dǎo)體表面處的平衡勺子濃度等于體內(nèi)平衡多子濃度時(shí)的柵極電壓：V=?+2?-頭-務(wù) 其中0是TUS FC C USOXOX多晶硅或金屬柵和襯底功函數(shù)差。?F二（kTq）in（NsubN）為襯底費(fèi)米能勢(shì)，%是柵氧i化層電容，Q是柵氧化層內(nèi)有效電荷面密度，半導(dǎo)體的電荷面密度。閾值電壓受這OX S些因素的影響同時(shí)可通過溝道中注入雜質(zhì)來調(diào)整閾值電壓。5.伴隨著MOSFET的溝道長(zhǎng)度的減小許多原來可忽略的效應(yīng)變得顯著起來甚至成為主導(dǎo)因素，結(jié)果導(dǎo)致器件的特性和長(zhǎng)溝道模型發(fā)生偏離這種偏離即短溝道效應(yīng)，本質(zhì)是電特性的改變，而不是長(zhǎng)度的變化。發(fā)生條件：當(dāng)MOSFET源，漏結(jié)耗盡層寬度與溝道長(zhǎng)度相當(dāng)時(shí)短溝道開始顯現(xiàn)。6?短溝道效應(yīng)的影響或后果：載流子速率飽和、閾值電壓的短溝道效應(yīng)（閾值電壓隨溝道長(zhǎng)度縮短而減?。?、遷移率退化、雪崩倍增（縱向吃尋的縮小導(dǎo)致夠島內(nèi)的強(qiáng)電場(chǎng)，會(huì)導(dǎo)致器件漏端會(huì)發(fā)生雪崩倍增效應(yīng)）和氧化物充電（強(qiáng)電場(chǎng)使漏端附近的載流子能量增加，當(dāng)能量足夠大師載流子越過勢(shì)壘，進(jìn)入到柵氧化層內(nèi)，導(dǎo)致器件性能退化，壽命縮短。7?按比例縮小《1》恒電場(chǎng)理論：保證了mosfet在溝道長(zhǎng)度縮小時(shí)，溝道里面的電場(chǎng)保持不變，進(jìn)而使得幾何上的短溝道期間能夠保持電學(xué)特性的長(zhǎng)溝道特性。遵循的三個(gè)原則縱橫尺寸：包括溝道長(zhǎng)度寬度結(jié)深柵介質(zhì)層厚度及引線孔等按比例縮小摻雜濃度按比例增加電源電壓及閾值電壓按比例縮小1—1恒電場(chǎng)理論結(jié)論：1飽和電流的平方律關(guān)系I'二c卩C （V-V）2D2nOXLGSTa2跨導(dǎo)不變g'二w卩C(V-V)mlnoxGSDS4集成電路的門延遲正比于RC時(shí)間常數(shù)，按比例縮小后不變的輸出電阻r0和TOC\o"1-5"\h\z1 1縮小到原來一的寄生總電容可以使晶體管的延遲時(shí)間縮小為原來的一；分\o"CurrentDocument"a a別縮小為原來的丄的漏源電壓和樓源電流使晶體管的導(dǎo)通損耗為原來的a1 1——，另外，縮小為原來的一晶體管尺寸也使單位面積的期間數(shù)目增加到a2 a原來的a2倍《2》恒電壓按比例縮小理論：保持電源電壓和閾值電壓不變，對(duì)器件的其他參數(shù)進(jìn)行等比例調(diào)整。8?恒壓按比例縮小的局限性1閾值電壓在實(shí)際器件中不能太小，否則會(huì)使器件容易受到外界干擾而誤開啟。因此閾值電壓過小會(huì)嚴(yán)重影響器件的噪聲容限2漏源耗盡區(qū)寬度不可能按比例縮小因?yàn)榍懊娴耐茖?dǎo)過程忽略了內(nèi)建電勢(shì)的影響而當(dāng)電源電壓縮小到一定程度時(shí)，它的影響將不能忽略。3電源電壓標(biāo)準(zhǔn)的改變會(huì)帶來很大的不方便因?yàn)殡娫措妷旱臏p小最大允許的電壓擺幅下降，會(huì)減小電路的動(dòng)態(tài)范圍4整個(gè)硅片的功耗極大增加。5遷移率退化6工藝實(shí)現(xiàn)存在問題7尺寸太小會(huì)出現(xiàn)量子隧穿現(xiàn)象9?什么是集成電路？所謂集成電路，是指采用半導(dǎo)體工藝，把一個(gè)電路中所需要的晶體管、二極管、電阻、電容、電感等兀件及其連線在一塊活幾塊很小的半導(dǎo)體晶片或介質(zhì)基片上一同制作出來形成完整電路，然后封裝在一個(gè)管殼內(nèi)，成為具有特定功能的微型結(jié)構(gòu)。什么是CMOS晶體管的有源區(qū)？可采用什么工藝來調(diào)整CMOS閾值電壓？利用氧化光刻工藝定義出有源區(qū)，所定義的有源區(qū)包括晶體管區(qū)域(即NPN和PNP區(qū)域)柵區(qū)以及源漏區(qū)。利用光刻工藝在N阱區(qū)域使用光刻膠進(jìn)行掩蔽，接著采用硼離子注入技術(shù)來調(diào)整NMOS器件閾值電壓這一步稱為購(gòu)到調(diào)節(jié)離子注入什么叫場(chǎng)效應(yīng)晶體管？與雙極型晶體管相比有什么優(yōu)點(diǎn)？場(chǎng)效應(yīng)晶體管又稱為場(chǎng)效應(yīng)管，由多數(shù)載流子參與導(dǎo)電，也稱單極性晶體管。屬于電壓控制型半導(dǎo)體器件，是集成電路中的一種重要微電子器件。優(yōu)點(diǎn)：輸入阻抗高、溫度穩(wěn)定性好、噪聲較小、沒有勺子存儲(chǔ)效應(yīng)開關(guān)速度快、大電流情況下跨導(dǎo)穩(wěn)定性好、功耗低、制造工藝簡(jiǎn)單12?電荷密度：Q=WC(V-V)d oxGSTW 1線性區(qū)內(nèi)：I二卩C—[(V—V)V—-V2]dnOXLGSTDS2DSd! — 21跨導(dǎo)：g二廠?C-(V—V)=^-—d)mQV noxLGST①一V丿— GST13?上升時(shí)間和下降時(shí)間定義為反相器或門的輸入電壓在總電壓10%和90%這兩點(diǎn)之間轉(zhuǎn)換的時(shí)間14.CMOS閂鎖效應(yīng)及其預(yù)防Q與Q形成正反饋環(huán)路，當(dāng)有電流注入R，使Q的基極電位增加，I增大，R上的1 2 p-sub 2 c2 n-well壓降增加I的絕對(duì)值增大，導(dǎo)致V 進(jìn)一步上升，如果環(huán)路大于或者等于1,這種現(xiàn)象將D Rp-sub繼續(xù)吸取，直至兩個(gè)晶體管完全導(dǎo)通，從V抽取很大的電流，此時(shí)成該電路被閂鎖。DD預(yù)防措施：設(shè)計(jì)時(shí)確保電路環(huán)路的增益小于1.電路版圖包括襯底接觸孔和N井接觸孔的間隙都減小，以便使其接觸電阻最小。NMOS和PMOS器件應(yīng)保持一定距離并采用氧化層隔離。在NMOS和PMOS器件外加保護(hù)環(huán)來避免閂鎖效應(yīng)。CMOS反相器的輸出電容c二C+C+CL self wire fanoutC=XCC二C+C+2C +2C 二C (W+W)TOC\o"1-5"\h\zfanout G self dbp dbn oL oL effn pC二C+L二0.2+F/um*鏈接長(zhǎng)度wire in W什么是反相器的開關(guān)閾值？他對(duì)反相器的特性有什么影響？Vs又稱開關(guān)閾值，為Vt=V點(diǎn)的輸出電壓，其值可以通過圖解法有VTC和直線Vt=Vout in out in的交點(diǎn)求得，也可以用下面的解析方法求得VsDsn)+的交點(diǎn)求得，也可以用下面的解析方法求得VsDsn)+r(VDD+VTPDsp)2kVrkVr=亠Dsp

kVnDsnW*Wn有噪聲時(shí)的輸出電壓=無噪聲是的輸出+噪聲*增益+高次項(xiàng)可以通過VTC上的點(diǎn)來定義更有用的噪聲容限，即將增益為1的點(diǎn)確定為轉(zhuǎn)折點(diǎn)，第一個(gè)增益點(diǎn)出現(xiàn)在l二益點(diǎn)出現(xiàn)在l二Vil和^八ouh第二個(gè)增益點(diǎn)I二V和VILout八OUL處。18?靜態(tài)功耗的三個(gè)基本來源：亞閾值漏電，PN結(jié)漏電和輸出低狀態(tài)的劉待機(jī)電流，其中亞閾值漏電最主要。隨著期間的尺寸越做越小，亞閾值電流越來越大。在與非門電路中，除了最下面與地相鄰的晶體管外，其余所有的管子都存在襯底偏置效應(yīng)。CMOS傳輸門的偏置情況和工作區(qū)域LTB可見TG的總等效電阻保持相對(duì)穩(wěn)定即可，其值幾乎不受輸出電壓大小的影響LTB可見TG的總等效電阻保持相對(duì)穩(wěn)定即可，其值幾乎不受輸出電壓大小的影響VDD-V區(qū)域1 區(qū)域2 區(qū)域3NMOS:飽和 NMOS:飽和 NMOS:截止PMOS:飽和 PMOS:線性 PMOS:線性QQQQ0VVV-VVTP1DD TNDD21.基于或非門RS觸發(fā)器電路的真值表SRQnQn工作狀態(tài)工作模式00Qn-1Qn-1保持M1,M4止M2通或M1,M4止M3通1010復(fù)位M1,M2止，M3,M4通0101置位M3,M4止，M1,M2通1100無效22.CMOS反相器在穩(wěn)定時(shí)功耗為022.CMOS反相器在穩(wěn)定時(shí)功耗為0(W/L)n大下拉能力強(qiáng)(W/L)p大右移(W/L)p/(W/L)n/變小左移23?改變PMOS寬度Wp對(duì)NMOS寬度Wn的比值可以使VTC的過渡區(qū)平移，增大Wp或Wn使Vs分別移向Vdd或0V。24?扇入扇出較多的輸入門電路可以由較少的輸入門電路級(jí)聯(lián)實(shí)現(xiàn)，從而使其更快更小。邏輯門的扇出是指該門電路在不超過其最壞情況或負(fù)載規(guī)格的條件下，能驅(qū)動(dòng)的輸入級(jí)個(gè)數(shù)。25?艾蒙延遲R1R2R3源「_I I__I 1——f HP輸出p二RC+(R+R)C+(R+R+R)C t=Y(C*R)11 122 1 2 3 3 i R iRR根據(jù)單個(gè)數(shù)據(jù)存儲(chǔ)單元工作原理的不同，RAM又分為靜態(tài)存儲(chǔ)器(SRAM)和動(dòng)態(tài)存儲(chǔ)器(DRAM),SRAM單元含有鎖存器，因此只要不斷電，即使不刷新數(shù)據(jù)也不會(huì)丟失，而DRAM是利用一個(gè)很小的電容存儲(chǔ)電荷來保持信息，由于存儲(chǔ)單元存在漏電現(xiàn)象，因此數(shù)據(jù)必須周期性地進(jìn)行讀出和重寫。由于ROM的成本比RAM低，因此ROM常用來做打印機(jī)，傳真機(jī)，游戲機(jī)和IC卡等永久性存儲(chǔ)。集運(yùn)算放大器主要的四部分組成：差分輸入級(jí)，中間增益級(jí)，輸出級(jí)和各電路的偏置電路1?輸出級(jí)負(fù)責(zé)向負(fù)載輸出一定的功率，模擬集成電路輸出級(jí)主要要求包括：1》輸出電壓或輸出電流幅度大，能在可接受的信號(hào)失真條件下為負(fù)載提供指定的功率且靜態(tài)功耗。2》輸入阻抗大，輸出阻抗小，在前級(jí)放大器和負(fù)載間進(jìn)行隔離。3》滿足放大器頻率響應(yīng)的要求。2?輸入級(jí)是運(yùn)放的重要的組成部分，運(yùn)放的許多重要性能參數(shù)如：輸入失調(diào)電壓，失調(diào)電流，輸入阻抗，輸入電壓范圍，共模抑制比等都是由輸入級(jí)決定的。3?中間增益級(jí)則是主要由單管或雙管放大電路組成，該級(jí)主要用于實(shí)現(xiàn)運(yùn)算放大器對(duì)小信號(hào)的放大功能。4?偏置電路用于向運(yùn)算放大器的輸入級(jí)，中間級(jí)和輸出級(jí)提供穩(wěn)定的直流電流和電壓，充當(dāng)電路內(nèi)部的恒流源，恒壓源或有源負(fù)載。模擬電路設(shè)計(jì)的八邊形法則主要涉及哪些方面？答：放大器的重要參數(shù)包括：增益、速度、功耗、電源電壓、線性度、噪聲和最大電壓擺幅。更進(jìn)一步，輸入輸出阻抗決定著電路如何與前后級(jí)相配合。A/D,D/A轉(zhuǎn)換器：A/D轉(zhuǎn)換器是將模擬信號(hào)變成數(shù)字信號(hào)。RFIC(radiofrequencyintegratedcircuits)是20世紀(jì)90年代中期以來隨著IC工藝改進(jìn)而出現(xiàn)的一類新的集成電路-----射頻集成電路PTAT源：proportionaltoabsolutetemperature,CMOS基準(zhǔn)源的基本出發(fā)點(diǎn)就是利用上述指數(shù)特性產(chǎn)生雨絕對(duì)溫度成正比的電壓源(稱為PTAT源)的正溫度系數(shù)，補(bǔ)償雙極性晶體管BE結(jié)壓降的負(fù)溫度系數(shù)，從而得到溫度系數(shù)嬌小的基準(zhǔn)電壓源。32?版圖設(shè)計(jì)是指在將電路設(shè)計(jì)轉(zhuǎn)為用于制作物理器件和布線的配置圖形信息集成電路設(shè)計(jì)主要包括邏輯設(shè)計(jì)和驗(yàn)證，電路設(shè)計(jì)，版圖設(shè)計(jì)等內(nèi)容。全定制/半定制：全定制：集成電路設(shè)計(jì)一般可采用全定制與半定制兩種設(shè)計(jì)方式，全定制電路設(shè)計(jì)是從上到下包括晶體管的尺寸大小，位置都需要親自完成的設(shè)計(jì)方式。35?半定制:半定制設(shè)計(jì)方式主要包括門陣列設(shè)計(jì)，標(biāo)準(zhǔn)單元設(shè)計(jì)以及采用可編程邏輯器件(PLD)進(jìn)行設(shè)計(jì)等。入規(guī)則：入規(guī)則是建立在單一參數(shù)入之上，入取值最小溝長(zhǎng)的一半，其他的尺寸都用入的整數(shù)倍表示。微米法則：基于實(shí)際真實(shí)尺寸的微米規(guī)則，對(duì)于所有容差都有合理精確的限定，微米規(guī)則通常會(huì)給出制造中所要用到的最小尺寸，間距及交疊等的一覽表，其中每個(gè)被規(guī)定的尺寸之間沒有必然的聯(lián)系，因而設(shè)計(jì)規(guī)則比較復(fù)雜標(biāo)準(zhǔn)單元設(shè)計(jì)優(yōu)化缺點(diǎn)：與門陣列設(shè)計(jì)方法相比，標(biāo)準(zhǔn)單元設(shè)計(jì)更具有以下優(yōu)點(diǎn)：標(biāo)準(zhǔn)單元設(shè)計(jì)法的布圖方式更加靈活，使得標(biāo)準(zhǔn)單元設(shè)計(jì)可具有100%的連線布通率。2） 芯片中沒有無用的單元和晶體管，所以面積利用率更高。3） 可以與全定制設(shè)計(jì)方法相結(jié)合，在芯片中加入全定制設(shè)計(jì)功能塊，提咼電路的性能。標(biāo)準(zhǔn)單元設(shè)計(jì)的不足之處：1） 標(biāo)準(zhǔn)單元設(shè)計(jì)的原始投入大于門陣列設(shè)計(jì)。2） 標(biāo)準(zhǔn)單元庫(kù)的成本比門陣列高。3） 標(biāo)準(zhǔn)單元設(shè)計(jì)單元布置和布線優(yōu)化通常更加復(fù)雜。38?兩個(gè)動(dòng)力：更高集成度，更高的性價(jià)比更小的寄生電容，提升高頻特性。392?名詞解釋JEFT:JunctionFieldEffectTransistor結(jié)型柵場(chǎng)效應(yīng)管MOSFET:metal-oxide-semiconductorfield-effecttransist