數(shù)字電子技術(shù)基礎(chǔ)課件：可編程邏輯器件

可編程邏輯器件9.1概述9.2PLA和PAL的電路結(jié)構(gòu)9.3通用陣列邏輯9.4高密度可編程邏輯器件本章小結(jié)思考題與習(xí)題

9.1概述

20世紀(jì)80年代以來(lái),專用數(shù)字集成電路(ApplicationSpecificIntegratedCircuit,ASIC)逐步流行起來(lái)。它包括4種類型,即可編程邏輯器件(ProgrammableLogicDevice,PLD)、門陣列、標(biāo)準(zhǔn)單元、全定制型器件,它們代表了數(shù)字系統(tǒng)硬件設(shè)計(jì)的發(fā)展方向,其中可編程邏輯器件的發(fā)展經(jīng)歷了由簡(jiǎn)單PLD到復(fù)雜PLD的過(guò)程。

早期可編程邏輯器件的主要類型有PLA(ProgrammableLogicArray,可編程邏輯陣列)和PAL(ProgrammableArrayLogic,可編程陣列邏輯)。PLA器件的特點(diǎn)是其與陣列和或陣列均可編程,輸出電路固定。雖然PLA器件使用起來(lái)比標(biāo)準(zhǔn)器件要靈活得多,但門的利用率不夠高,且缺少高質(zhì)量的支持軟件和編程工具,因而沒(méi)有得到廣泛的應(yīng)用。在PLA器件基礎(chǔ)上發(fā)展起來(lái)的PAL器件,其特點(diǎn)是與陣列可編程、或陣列固定,輸出電路固定,根據(jù)不同的要求,輸出電路有組合輸出方式,也有寄存器輸出方式。

20世紀(jì)90年代以來(lái)逐步出現(xiàn)了高密度可編程邏輯器件(HighDensityPLD,HDPLD)和在系統(tǒng)可編程邏輯器件(insystemprogrammabilityPLD,isp-PLD)。高密度可編程邏輯器件有兩種類型,一種是復(fù)雜的可編程邏輯器件(ComplexProgrammableLogicDevice,CPLD),其器件內(nèi)部包含可編程的邏輯宏單元、可編程的I/O單元及可編程的內(nèi)部連線等。每個(gè)可編程的邏輯單元即邏輯塊相當(dāng)于一個(gè)GAL器件,多個(gè)邏輯塊之間通過(guò)可編程的內(nèi)部連線實(shí)現(xiàn)相互連接,從而實(shí)現(xiàn)各個(gè)邏輯塊之間的資源共享。

PLD具有高密度、高速度、低功耗的特點(diǎn),其類型較多。對(duì)于一般用戶來(lái)說(shuō),重要的是了解各類PLD器件的特點(diǎn),根據(jù)實(shí)際需要選擇適合系統(tǒng)要求的器件類型,從而使所設(shè)計(jì)的系統(tǒng)具有較高的性價(jià)比。

可編程邏輯器件有多種結(jié)構(gòu)形式和制造工藝,不同廠家生產(chǎn)的器件又有多種型號(hào),因此PLD的分類存在不同的分類方法。目前較為普遍的分類方法是按集成度進(jìn)行分類:一般認(rèn)為1000門以下的器件為低密度器件;1000門以上的器件為高密度器件,即將可編程邏輯器件分為低密度和高密度兩大類。

1.低密度可編程邏輯器件

低密度可編程邏輯器件(LowDensityPLD,LDPLD)有下述幾種類型:

PLA((ProgrammableLogicArray):PLA是與或陣列結(jié)構(gòu)的器件,它的與陣列和或陣均可編程。

PAL((ProgrammableArrayLogic):PAL是與或陣列結(jié)構(gòu)的器件,它的與陣列可編程或陣列固定,可編程的與陣列特性提供了增加輸入項(xiàng)的條件,而固定的或陣列使器件的結(jié)構(gòu)簡(jiǎn)單。PAL器件具有多種輸出結(jié)構(gòu)形式,因而型號(hào)較多。

GAL(GenericArrayLogic):GAL的基本結(jié)構(gòu)是一個(gè)可編程的與陣列和一個(gè)固定的或列,其輸出結(jié)構(gòu)采用了可編程的輸出邏輯宏單元(OLMC),通過(guò)對(duì)OLMC的編程,可形成不同的輸出電路結(jié)構(gòu)形式,因此GAL器件設(shè)計(jì)的靈活性較大。

2.高密度可編程邏輯器件

高密度可編程邏輯器件(HDPLD)按其電路結(jié)構(gòu)又分為復(fù)雜的可編程邏輯器件(CPLD)和現(xiàn)場(chǎng)可編程門陣列(FPGA)兩類。

復(fù)雜的可編程邏輯器件(CPLD):CPLD是在PAL、GAL的基礎(chǔ)上對(duì)內(nèi)部結(jié)構(gòu)進(jìn)行改進(jìn),并提高了集成度而形成的一類器件。與低密度可編程邏輯器件相比,CPLD具有更多的輸入/輸出信號(hào)、更多的乘積項(xiàng)和邏輯宏單元塊,每個(gè)邏輯塊相當(dāng)于一個(gè)GAL器件。眾多的邏輯塊之間通過(guò)內(nèi)部可編程的連線實(shí)現(xiàn)相互連接,從而構(gòu)成復(fù)雜的數(shù)字系統(tǒng)。

可編程邏輯器件按編程方式可分為普通可編程邏輯器件和在系統(tǒng)可編程邏輯器件。普通可編程邏輯器件需要利用編程器對(duì)器件進(jìn)行編程,編程時(shí)芯片必須從所在系統(tǒng)的電路板上取下,編程完成后再插入原系統(tǒng)的電路板上。在系統(tǒng)可編程邏輯器件則不需要使用編程器,而是通過(guò)編程電纜將計(jì)算機(jī)與芯片所在系統(tǒng)的電路板相連,即可進(jìn)行編程工作,這使得硬件系統(tǒng)設(shè)計(jì)更靈活,系統(tǒng)升級(jí)也更方便。

綜上所述,數(shù)字邏輯器件的各種類型如圖9.1.1所示。圖9.1.1數(shù)字集成電路的類型

無(wú)論是LDPLD還是HDPLD,均含有大量的門電路,各門電路的輸入端也較多,為了便于畫圖,在PLD電路圖中對(duì)各種門電路采用了與前述各章不同的表示方法,常用的表示方法如圖9.1.2所示。圖9.1.2PLD電路中門電路的習(xí)慣畫法

9.2PLA和PAL的電路結(jié)構(gòu)

9.2.1PLA的電路結(jié)構(gòu)與應(yīng)用舉例PLA的主要特點(diǎn)是與陣列和或陣列均可編程?，F(xiàn)以圖9.2.1所示的4輸入、4輸出電路為例,介紹PLA的電路結(jié)構(gòu)特點(diǎn)與應(yīng)用。

由圖9.2.1所示電路可見(jiàn),輸入信號(hào)經(jīng)過(guò)互補(bǔ)輸出緩沖器后,作為與陣列的輸入信號(hào)使每個(gè)與門的8個(gè)輸入端均可編程,與門的輸出作為可編程或陣列的輸入。現(xiàn)以2位二進(jìn)制加法器為例,說(shuō)明PLA器件的應(yīng)用。設(shè)2位二進(jìn)制加法器的輸入信號(hào)分別為A1A0、B1B0,和為S2S1S0,其真值表如表9.2.1所示。考慮到此電路的資源較為充足,不必對(duì)邏輯函數(shù)進(jìn)行化簡(jiǎn),直接依據(jù)真值表對(duì)PLA進(jìn)行編程,所得結(jié)果如圖9.2.2所示。圖9.2.1PLA的基本結(jié)構(gòu)圖9.2.2用PLA實(shí)現(xiàn)2位二進(jìn)制加法器

9.2.2PAL的電路結(jié)構(gòu)與應(yīng)用舉例

1.PAL的基本電路結(jié)構(gòu)

PAL的與陣列可編程,或陣列固定?，F(xiàn)以圖9.2.3所示的4輸入4輸出電路為例,說(shuō)明PAL的電路結(jié)構(gòu)特點(diǎn)與應(yīng)用。9.2.3PAL的基本結(jié)構(gòu)

比較圖9.2.1與圖9.2.3電路可見(jiàn),二者的主要區(qū)別在于或陣列的不同。在圖9.2.3中,每個(gè)或門的輸入與4個(gè)與門的輸出固定連接,也就是說(shuō),由此電路構(gòu)成的邏輯函數(shù)最多允許包含4個(gè)與項(xiàng)。顯然,用此電路無(wú)法實(shí)現(xiàn)2位二進(jìn)制數(shù)的加法器,因?yàn)閷?shí)現(xiàn)2位二進(jìn)制加法需要更多的與項(xiàng)。

2.PAL的幾種輸出電路結(jié)構(gòu)和反饋形式

根據(jù)PAL的輸出電路結(jié)構(gòu)和反饋方式的不同,可將它們分為專用輸出結(jié)構(gòu)、可編程輸入/輸出結(jié)構(gòu)、寄存器輸出結(jié)構(gòu)等幾種類型。

1)專用輸出結(jié)構(gòu)

專用輸出結(jié)構(gòu)是指此類PAL器件的一個(gè)引腳只能作為輸出端使用。常見(jiàn)的專用輸出結(jié)構(gòu)如圖9.2.4所示。

在圖9.2.4(c)所示電路中,通過(guò)對(duì)異或門中一個(gè)可編程輸入端的編程,可改變輸出函數(shù)的極性。圖9.2.4幾種常見(jiàn)的專用輸出結(jié)構(gòu)形式

2)可編程輸入/輸出結(jié)構(gòu)

可編程輸入/輸出結(jié)構(gòu)是指此類PAL器件的一個(gè)引腳通過(guò)編程可作為輸出端使用,或者作為輸入端使用,其電路形式如圖9.2.5所示。由圖9.2.5可見(jiàn),此類電圖9.2.5PAL的可編程輸入/輸出結(jié)構(gòu)

3)寄存器輸出結(jié)構(gòu)

PAL的寄存器輸出結(jié)構(gòu)是指在此類PAL器件的三態(tài)輸出緩沖器和與、或邏輯陣列的輸出端之間加入了由D觸發(fā)器組成的寄存器電路,常見(jiàn)的電路形式如圖9.2.6所示。采用寄存器輸出結(jié)構(gòu)的PAL器件,其最大優(yōu)點(diǎn)是可以方便地組成各種時(shí)序邏輯電路,如數(shù)據(jù)寄存器、移位寄存器、計(jì)數(shù)器等。圖9.2.6PAL的寄存器輸出結(jié)構(gòu)

3.PAL器件型號(hào)的含義

PAL器件由于具有不同的輸出結(jié)構(gòu)形式,因此其芯片的型號(hào)種類較多,例如PAL10H8、PAL14H4、PAL16L8、PAL20L10、PAL16R6、PAL16R8等。型號(hào)中字母H、L分別表示高電平輸出有效和低電平輸出有效的組合邏輯輸出結(jié)構(gòu),字母R表示寄存器輸出結(jié)構(gòu)形式;型號(hào)中前一組數(shù)字表示與陣列中輸入變量的個(gè)數(shù),后一組數(shù)字表示可用作輸出端的最大數(shù)目。

4.PAL器件應(yīng)用舉例

例9.2.1試用PAL16R4設(shè)計(jì)一個(gè)4位循環(huán)碼計(jì)數(shù)器,并要求所設(shè)計(jì)的計(jì)數(shù)器具有置零和對(duì)輸出進(jìn)行三態(tài)控制的功能,進(jìn)位信號(hào)要求高電平輸出有效。

解:根據(jù)循環(huán)碼的計(jì)數(shù)順序可以列出在一系列時(shí)鐘脈沖作用下,4位循環(huán)碼的變化順序如表9.2.2所示。

考慮到輸出緩沖器為反相器,所以4個(gè)觸發(fā)器Q端的狀態(tài)與表9.2.2中Y的狀態(tài)相反,因此,Q3Q2Q1Q0的狀態(tài)轉(zhuǎn)換順序應(yīng)如表9.2.3所示,這也就是Q3Q2Q1Q0的狀態(tài)轉(zhuǎn)換表。

根據(jù)表9.2.3畫出4個(gè)觸發(fā)器次態(tài)的卡諾圖,如圖9.2.7所示。經(jīng)化簡(jiǎn)后得到各個(gè)觸發(fā)器的狀態(tài)方程如下:圖9.2.7狀態(tài)方程的卡諾圖化簡(jiǎn)

考慮到PAL16R4中的D觸發(fā)器沒(méi)有直接置零控制端,因此,應(yīng)在驅(qū)動(dòng)方程中加入清零控制項(xiàng)R。當(dāng)置零輸入信號(hào)R=1時(shí),在時(shí)鐘脈沖到達(dá)后將所有觸發(fā)器置1,反相后的輸出端得到Y(jié)3Y2Y1Y0=0000。于是所求驅(qū)動(dòng)方程如下:

進(jìn)位輸出信號(hào)的邏輯表達(dá)式如下:

按照式(9.2.2)和式(9.2.3)編程后的PAL16R4的邏輯圖如圖9.2.8所示。圖9.2.8例9.2.1中編程后的PAL16R4的邏輯圖

9.3通用陣列邏輯

回顧9.2節(jié)介紹的PAL器件,盡管它相對(duì)于標(biāo)準(zhǔn)邏輯系列器件是一大進(jìn)步,但其結(jié)構(gòu)特點(diǎn)決定了在實(shí)際應(yīng)用中存在下述問(wèn)題:一是由于它采用雙極性熔絲工藝,只能一次性可編程,也就是說(shuō)一旦編程就不能修改;二是PAL器件輸出電路結(jié)構(gòu)形式較多,不同用途的電路要采用不同型號(hào)的器件,因此通用性較差。針對(duì)PAL器件的上述不足,半導(dǎo)體器件生產(chǎn)廠家又研發(fā)了一種新型的可編程邏輯器件———通用陣列邏輯(GAL)。

9.3.1GAL器件的基本結(jié)構(gòu)

GAL器件分為兩大類,一類是普通型GAL,其與、或陣列結(jié)構(gòu)與PAL器件相似,如GAL16V8、ispGAL16Z8、GAL20V8、GAL22V10、ispGAL22V10等;另一類是新型GAL,它與前者的主要區(qū)別是與、或陣列均可編程,進(jìn)一步提高了編程的靈活性。下面以GAL16V8為例,討論GAL器件的基本電路結(jié)構(gòu)。圖9.3.1GAL16V8的邏輯電路圖

9.3.2可編程輸出邏輯宏單元

GAL器件的靈活性主要體現(xiàn)在可編程的輸出邏輯宏單元(OLMC)。在GAL16V8內(nèi)部,8個(gè)輸出邏輯宏單元的每一個(gè)都有8個(gè)不同的乘積項(xiàng)(與門的輸出)作為其或門的輸入,在或門的輸出端形成與或功能。我們知道,任一個(gè)邏輯函數(shù)都可用與或表達(dá)式表示,因此這種與或結(jié)構(gòu)具有一般性。在OLMC內(nèi)部,與或形式的輸出可經(jīng)過(guò)選定的路徑到達(dá)輸出管腳,實(shí)現(xiàn)組合電路,或者作為D觸發(fā)器的輸入,在時(shí)鐘脈沖的作用下實(shí)現(xiàn)寄存器輸出電路。

為了理解可編程輸出邏輯宏單元的詳細(xì)工作過(guò)程,圖9.3.2給出了OLMC(n)的結(jié)構(gòu)圖,此處n是12~19中的一個(gè)數(shù)字。注意,來(lái)自與邏輯陣列的8個(gè)乘積項(xiàng),其中7個(gè)直接與或門的輸入相連,另一個(gè)乘積項(xiàng)作為2選1乘積項(xiàng)數(shù)據(jù)選擇器(PTMUX)的輸入端,經(jīng)編程選擇可作為或門的第8個(gè)輸入端,此乘積項(xiàng)還作為4選1三態(tài)數(shù)據(jù)選擇器(TSMUX)的一個(gè)輸入端,三態(tài)數(shù)據(jù)選擇器的輸出控制三態(tài)反相緩沖器的使能,用于驅(qū)動(dòng)輸出管腳I/O(n)。輸出數(shù)據(jù)選擇器(OMUX)是一個(gè)2選1的數(shù)據(jù)選擇器,它在組合輸出(或門)和寄存器輸出(D觸發(fā)器)之間做出選擇。4選1反饋數(shù)據(jù)選擇器(FMUX)在編程信號(hào)的控制下,可在D觸發(fā)器輸出、本管腳的I/O(n)、相鄰管腳的I/O(m)或接地信號(hào)之間做出選擇,經(jīng)緩沖驅(qū)動(dòng)后作為反饋信號(hào)送到與陣列作為輸入信號(hào)使用圖9.3.2OLMC(n)的結(jié)構(gòu)圖

通過(guò)分析每個(gè)數(shù)據(jù)選擇器的可能輸入,有助于理解各種電路連接的實(shí)現(xiàn)。三態(tài)數(shù)據(jù)選擇器控制三態(tài)反相緩沖器的使能輸入,此4選1數(shù)據(jù)選擇器的4個(gè)輸入分別為電源電壓UCC、接地信號(hào)、來(lái)自與陣列的一個(gè)乘積項(xiàng)、來(lái)自引腳11的OE信號(hào)。在AC0、AC1(n)的不同組合下,如果選擇UCC輸入,則三態(tài)輸出反相緩沖器總是處于使能狀態(tài),此時(shí),三態(tài)輸出反相緩沖器相當(dāng)于一個(gè)普通的反相緩沖器;如果選擇接地輸入,則三態(tài)輸出反相緩沖器處于高阻狀態(tài),此時(shí),允許此I/O引腳作為輸入使用;如果來(lái)自引腳11的OE信號(hào)作為輸入,則三態(tài)輸出

反相緩沖器的使能或者禁止由加到引腳11的外部輸入邏輯電平?jīng)Q定;最后一種可能的輸入選擇來(lái)自與陣列的一個(gè)乘積項(xiàng),它允許來(lái)自輸入矩陣的有關(guān)變量的與組合來(lái)使能或者禁止三態(tài)輸出反相緩沖器。綜上所述,TSMUX的控制功能可歸納如表9.3.1所示。

乘積項(xiàng)數(shù)據(jù)選擇器和輸出數(shù)據(jù)選擇器均為2選1,也就是說(shuō)一個(gè)控制變量即可完成選擇控制功能,但事實(shí)上是利用AC0、AC1(n)的組合函數(shù)作為控制變量。具體控制功能見(jiàn)表9.3.3。

按照上述選擇方案,似乎有許多種可能的電路接法。實(shí)際上,GAL16V8的OLMC其工作模式可概括為5種,即專用輸入模式、專用組合型輸出模式、反饋組合型輸出模式、時(shí)序電路中的組合輸出模式、寄存器型輸出模式。與這5種工作模式相對(duì)應(yīng)的編程條件見(jiàn)表9.3.4,5種工作模式下的簡(jiǎn)化電路見(jiàn)圖9.3.3。圖9.3.3OLMC的5種工作模式的簡(jiǎn)化電路圖9.3.3OLMC的5種工作模式的簡(jiǎn)化電路

對(duì)于OLMC5種工作模式的實(shí)現(xiàn),可編程軟件友好的用戶界面會(huì)自動(dòng)處理這些具體的細(xì)節(jié)問(wèn)題,但為了正確理解表9.3.4和圖9.3.3,了解結(jié)構(gòu)控制字的組成很有必要。GAL16V8的結(jié)構(gòu)控制字如圖9.3.4所示,圖中XOR(n)、AC1(n)字段下的數(shù)字對(duì)應(yīng)各個(gè)OLMC的引腳號(hào)。圖9.3.4GAL16V8的結(jié)構(gòu)控制字

由圖9.3.4可見(jiàn),結(jié)構(gòu)控制字是一個(gè)82位的可編程單元,每位取值可為1或者0,按功能可分為5個(gè)組成部分,各部分的功能如下:

(1)同步控制SYN。

(2)結(jié)構(gòu)控制位AC1(n)。

(3)結(jié)構(gòu)控制位AC0。

(4)極性控制位XOR(n)。

(5)乘積項(xiàng)禁止位(PT)

9.3.3GAL器件的特點(diǎn)

GAL器件相對(duì)于PAL來(lái)說(shuō)是一大進(jìn)步,其主要特點(diǎn)可概括如下:

1)采用了E2PROM技術(shù),使編程改寫變得方便快速,且每片至少可重復(fù)編程100次。

(2)采用了可編程的輸出邏輯宏單元OLMC,使得GAL器件對(duì)復(fù)雜的邏輯電路設(shè)計(jì)具有較大的靈活性。(3)GAL器件備有加密單元,可防止他人抄襲設(shè)計(jì)電路;備有電子標(biāo)簽,方便文檔管理。

9.4高密度可編程邏輯器件

前述幾節(jié)討論的PLD器件均屬于LPLD器件,其集成密度一般小于1000個(gè)等效門電路,它們?cè)谠缙诘目删幊唐骷?yīng)用中起到了積極的推動(dòng)作用。為了實(shí)現(xiàn)復(fù)雜的數(shù)字系統(tǒng),要求PLD器件具有更多的輸入/輸出信號(hào),更多的乘積項(xiàng)和宏單元,由此產(chǎn)生了高密度可編程邏輯器件(HPLD)。HPLD與LPLD之間的主要區(qū)別在于可用邏輯資源的數(shù)量,前者一般具有幾千到幾十萬(wàn)個(gè)可用的門電路。HPLD按其結(jié)構(gòu)可分為復(fù)雜可編程邏輯器件(CPLD)和現(xiàn)場(chǎng)可編程門陣列(FPGA)兩種類型。

典型的CPLD器件是在一個(gè)芯片上把多個(gè)GAL型器件組合成一個(gè)陣列,其邏輯塊本身是可編程的與陣列和固定連接的或陣列組成的邏輯電路。與大多數(shù)GAL相比,每個(gè)邏輯塊可用的與項(xiàng)數(shù)較少,當(dāng)需要更多的乘積項(xiàng)時(shí),相鄰邏輯塊之間的乘積項(xiàng)可以共享,或者幾個(gè)邏輯塊共同實(shí)現(xiàn)一個(gè)邏輯表達(dá)式。在CPLD內(nèi)部,可編程的互連線十分整齊地分布在芯片中,產(chǎn)生固定的信號(hào)延遲。多數(shù)CPLD具有獨(dú)立的可編程I/O模塊,通過(guò)編程可實(shí)現(xiàn)輸入、輸出,或者雙向功能。CPLD所采用的可編程技術(shù)都是非易失性的,包括EPROM、E2PROM和快閃存儲(chǔ)器,以采用E2PROM技術(shù)最為普遍。CPLD基本的與或結(jié)構(gòu)形式,使它更適合于實(shí)現(xiàn)組合邏輯電路占主導(dǎo)地位的數(shù)字系統(tǒng)。

9.4.1典型的CPLD結(jié)構(gòu)

CPLD電路結(jié)構(gòu)比LPLD要復(fù)雜得多,但功能更強(qiáng)。不同半導(dǎo)體器件廠家生產(chǎn)的CPLD器件在電路結(jié)構(gòu)上有所不同,但其基本邏輯單元的共同特點(diǎn)是采用與或結(jié)構(gòu)形式。下面以Altera公司的EPM7128S和Lattice公司的ispLSI1032為例,簡(jiǎn)單介紹CPLD的結(jié)構(gòu)形式。

1.Altera公司的EPM7128SCPLD

EPM7128S是Altera公司生產(chǎn)的MAX7000S系列芯片中基于EECMOS工藝的器件,具有在系統(tǒng)可編程功能。圖9.4.1是MAX7000S系列的結(jié)構(gòu)圖,其主要結(jié)構(gòu)是邏輯陣列塊(CLB)、可編程互聯(lián)矩陣(PIA)及輸入輸出控制模塊(IOCB)。圖9.4.1MAX7000S系列的結(jié)構(gòu)圖

一個(gè)LAB包含一組16個(gè)宏單元,宏單元與單片SPLD器件十分類似,每個(gè)宏單元由可編程的與陣列、乘積項(xiàng)選擇矩陣和可編程觸發(fā)器組成,如圖9.4.2所示。圖9.4.2MAX7000S系列的宏單元

由IOCB確定每個(gè)I/O引腳作為輸入、輸出或者雙向工作方式,所有I/O引腳都具有三態(tài)緩沖器,這些三態(tài)緩沖器有3種控制方式:永久性地使能或者禁止;由2個(gè)全局輸出使能信號(hào)OE1或OE2輸入引腳上的信號(hào)控制;由其他輸入或者其他宏單元產(chǎn)生的函數(shù)來(lái)控制。當(dāng)一個(gè)I/O引腳確定為輸入時(shí),相應(yīng)的宏單元作為隱藏邏輯。

EPM7128S可采用在系統(tǒng)編程方式或者編程器編程方式。當(dāng)對(duì)設(shè)計(jì)進(jìn)行編程時(shí),必須指出器件是否采用JTAG(JointTestActionGroup,聯(lián)合測(cè)試工作組)接口。當(dāng)采用在系統(tǒng)編程方式時(shí),其JTAG接口要求4個(gè)特定引腳專用于編程接口,因此不能作為一般用戶I/O使用。在系統(tǒng)可編程目標(biāo)器件采用JTAG的引腳通過(guò)驅(qū)動(dòng)電路與PC的并行口相連,其接線圖如圖9.4.3所示。圖9.4.3EPM7128SLC84與PC的并行口之間的JTAG接口電路

2.Lattice公司的ispLSI1032

ispLSI1032是Lattice公司生產(chǎn)的高密度在系統(tǒng)可編程邏輯器件,其內(nèi)部電路的結(jié)構(gòu)框圖如圖9.4.4所示。它的主要結(jié)構(gòu)包括通用邏輯塊(GenericLogicBlock,GLB)、輸入輸出單元(Input/OutputCell,IOC)、可編程的全局布線區(qū)(GlobalRoutingPool,GRP)和時(shí)鐘分配網(wǎng)絡(luò)。

由圖9.4.4可見(jiàn),ispLSI1032有32個(gè)GLB,在GRP四周形成4個(gè)結(jié)構(gòu)相同的大模塊。GLB的電路結(jié)構(gòu)圖如圖9.4.5所示,每個(gè)GLB由可編程的與陣列、乘積項(xiàng)共享或陣列和功能控制電路組成。這種結(jié)構(gòu)形式與GAL類似,但由于采用了乘積項(xiàng)共享的或陣列結(jié)構(gòu),因此器件編程具有更大的靈活性。圖9.4.4ispLSI1032的電路結(jié)構(gòu)框圖圖9.4.5GLB的電路結(jié)構(gòu)圖

IOC是可編程邏輯器件外部封裝引腳和內(nèi)部邏輯模塊之間的接口電路,其電路結(jié)構(gòu)如圖9.4.6所示。它由三態(tài)輸出緩沖器、輸入緩沖器、輸入寄存器/鎖存器和幾個(gè)可編程的數(shù)據(jù)選擇器組成。通過(guò)對(duì)IOC中可編程單元的編程,可將引腳定義為輸入、輸出或者雙向功能。圖9.4.6IOC的電路結(jié)構(gòu)

GRP為可編程矩陣網(wǎng)絡(luò),每條縱線和每條橫線的交叉點(diǎn)是否連通由一位編程單元的狀態(tài)控制。通過(guò)對(duì)GRP編程,可以實(shí)現(xiàn)所有GLB之間的互連,以及IOC與GRP的連接。4個(gè)輸出布線區(qū)分別介于4組GLB和IOC之間,通過(guò)對(duì)ORP的編程,可以實(shí)現(xiàn)GLB的輸出與IOC相互連接,這一特性給引腳定義提供了較大的靈活性。

9.4.2現(xiàn)場(chǎng)可編程門陣列

FPGA是另一種類型的高密度可編程邏輯器件,圖9.4.7是FPGA的基本結(jié)構(gòu)框圖,它由可編程邏輯塊(CLB)、可編程輸入輸出模塊(IOB)、可編程互連資源(IR)和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器(SRAM)組成。可編程資源的狀態(tài)由編程數(shù)據(jù)存儲(chǔ)器中的數(shù)據(jù)設(shè)定。圖9.4.7FPGA的基本結(jié)構(gòu)框圖

CLB用于實(shí)現(xiàn)一個(gè)FPGA芯片中的大部分邏輯功能,典型CLB的結(jié)構(gòu)原理圖如圖9.4.8所示,它包括組合邏輯函數(shù)發(fā)生器(查找表)、觸發(fā)器和多路數(shù)據(jù)選擇器。圖9.4.8CLB的結(jié)構(gòu)原理圖

IOB為芯片外部封裝引腳和內(nèi)部邏輯連接提供接口,每個(gè)IOB控制一個(gè)封裝引腳。典型的IOB電路如圖9.4.9所示,通過(guò)對(duì)各個(gè)數(shù)據(jù)選擇器的編程,可配置成輸入、輸出或者雙向功能。圖9.4.9典型的IOB電路原理圖

為了能將FPGA中眾多的CLB和IOB連接成各種復(fù)雜的系統(tǒng),在布線區(qū)內(nèi)布置了豐富的連線資源。這些互連資源包括金屬線、開關(guān)矩陣(SM)和可編程連接點(diǎn),如圖9.4.10所示,其中金屬線分布在CLB陣列的行列間隙上,這些線可分為單長(zhǎng)線、雙長(zhǎng)線和長(zhǎng)線等類型。圖9.4.10FPGA可編程的互連資源

SRAM的基本單元結(jié)構(gòu)如圖9.4.11所示,它由2個(gè)CMOS反相器和一個(gè)用來(lái)控制讀寫的MOS傳輸開關(guān)組成,在FPGA中以點(diǎn)陣形式分布的這些單元,其數(shù)據(jù)(0或者1)在配置時(shí)寫入。一般情況下,MOS傳輸開關(guān)處于斷開狀態(tài),幾乎不耗電,具有高度的可靠性、抗噪聲能力。圖9.4.11SRAM的基本單元結(jié)構(gòu)

本章小結(jié)

PAL的電路結(jié)構(gòu)包括固定的或邏輯陣列和可編程的與邏輯陣列,其輸出電路結(jié)構(gòu)形式與型號(hào)有關(guān)。GAL在電路結(jié)構(gòu)上與PAL的主要區(qū)別是增加了輸出邏輯宏單元OLMC,正是由于OLMC的可編程結(jié)構(gòu),使它能設(shè)置成不同的輸出結(jié)構(gòu)形式,故GAL器件具有較強(qiáng)的通用性和靈活性。

PAL和GAL都屬于低密度可編程邏輯器件。

CPLD是在GAL器件的基礎(chǔ)上發(fā)展起來(lái)的