2023-半導體行業(yè)專題報告：HBM高帶寬內(nèi)存-新一代DRAM解決方案

2023半導體行業(yè)專題報告：HBM高帶寬內(nèi)存，新一代DRAM解決方案一代DRAM解決方案

HBM概覽：

JEDEC定義了三類DRAM標準

，以滿足各種應用的設(shè)計要求

，

HBM與GDDR屬于圖形DDR

，面向需要極高吞吐量的數(shù)據(jù)密集型應用程序

，例如圖形相關(guān)應用程序、數(shù)據(jù)中心加速和AI。

HBM演進必要性：解決存儲墻瓶頸刺激內(nèi)存高帶寬需求。

HBM（HighBandwidthMemory

，高帶寬內(nèi)存）：一款新型的CPU/GPU內(nèi)存芯片

，將很多個DDR芯片堆疊在一起后和GPU封裝在一起

，實現(xiàn)大容量

，高位寬的DDR組合陣列。通過增加帶

寬

，擴展內(nèi)存容量

，讓更大的模型

，更多的參數(shù)留在離核心計算更近的地方

，從而減少內(nèi)存和存儲解決方案帶來的延遲。

HBM提高有效帶寬途徑：

Pseudo

Channel

Mode偽通道。

HBM2的主要增強功能之一是其偽通道模式

，該模式將通道分為

兩個單獨的子通道

，每個子通道分別具有64位I/O

，從而為每個存儲器的讀寫訪問提供128位預取。

HBM結(jié)構(gòu)：通過TSV將數(shù)個DRAM

die垂直堆疊。

HBM主要是通過硅通孔（Through

Silicon

Via,

簡稱“TSV”）技術(shù)進行

芯片堆疊

，以增加吞吐量并克服單一封裝內(nèi)帶寬的限制

，將數(shù)個DRAM裸片像樓層一樣垂直堆疊。較傳統(tǒng)封裝方式

，TSV技術(shù)能夠縮減30%體積

，并降低50%能耗。

從技術(shù)角度看

，

HBM促使DRAM從傳統(tǒng)2D加速走向立體3D

，充分利用空間、縮小面積

，契合半導體行業(yè)小型化、集成化的發(fā)展趨勢。

HBM突破了內(nèi)存容量與帶寬瓶頸

，被視為新一代DRAM解決方案。

HBM技術(shù)演進：目前SK海力士為唯一量產(chǎn)新世代HBM3供應商。

2022年1月

，JEDEC組織正式發(fā)布了新一代高帶寬內(nèi)存HBM3的標準規(guī)范

，繼續(xù)在存儲密度、帶寬、通道、可靠性、能效等各個層面進行擴充升級。

HBM的不足：系統(tǒng)搭配缺乏靈活性（出廠后無法容量擴展）

，內(nèi)存容量受限

，訪問延遲較高。

HBM與其他DDR的替代關(guān)系比較分析：

HBM+DDR協(xié)同發(fā)展

，

HBM負責高帶寬小容量

，

DDR負責稍低帶寬大容量。

HBM競爭格局與應用市場：

三巨頭壟斷

，受益于AI服務器市場增長。據(jù)TrendForce集邦咨詢研究顯示，

2022年三大原廠HBM市占率分別為SK

海力士（SK

hynix）

50%、三星（Samsung）約40%、美光（Micron）約10%。新思界預測2025E中

國HBM需求量將超過100萬顆。

相關(guān)標的：

存儲：兆易創(chuàng)新

封裝：長電科技

，通富微電

，深科技

風險提示：

1）半導體下游需求不及預期；

2）技術(shù)發(fā)展不及預期；

3）行業(yè)競爭加劇。

2

投資要點JEDEC定義三類DRAM標準：

HBM屬于細分圖形DDRHBM演進必要性：解決存儲墻瓶頸刺激內(nèi)存高帶寬需求HBM提高有效帶寬途徑：

PseudoChannelMode偽通道HBM結(jié)構(gòu)：通過TSV將數(shù)個DRAMdie垂直堆疊HBM促使DRAM從傳統(tǒng)的2D加速走向3DHBM技術(shù)演進：目前SK海力士為唯一量產(chǎn)新世代HBM3供應商HBM與其他DDR的替代關(guān)系比較分析：

HBM+DDR協(xié)同發(fā)展HBM競爭格局與應用市場：三巨頭壟斷，受益于AI服務器市場增長催化1：互連類芯片，全球領(lǐng)跑者乘DDR5滲透之風催化2：CXL與PCIe等彌補高速發(fā)展的HBM內(nèi)存局限弱勢HBM概覽相關(guān)標的：瀾起科技

目錄

1

2

3

上述三種

DRAM類別使用相同的

DRAM

陣列進行存儲，以電容器作為基本存儲元件；

每個類別都提供獨特的架構(gòu)功能（數(shù)據(jù)速率和數(shù)據(jù)寬度自定義、主機和

DRAM之間的連接選項、電氣規(guī)格、

I/O（輸入/輸出）端接方案、

DRAM

電源狀態(tài)、可靠性特性等），

旨在最好地滿足目標應用程序的要求。DDR

SDRAM（簡稱

DRAM）通過

在雙列直插式存儲模塊(DIMM)或分

立式DRAM解決方案中提供密集、

高性能和低功耗的存儲器解決方案，

以滿足此類存儲器要求，

雙數(shù)據(jù)速率(DDR)同步動態(tài)隨機存取存儲器(SDRAM)已成為主系統(tǒng)存儲器最主

流的存儲器技術(shù)。面向需要極高吞吐量的數(shù)據(jù)密集型應用

程序，例如圖形相關(guān)應用程序、數(shù)據(jù)中心加速和AI面向移動和汽

車這些對規(guī)格

和功耗非常敏

感的領(lǐng)域，提

供更窄的通道

寬度和多種低

功耗運行狀態(tài)資料來源：新思官網(wǎng)，方正證券研究所整理

4JEDEC定義了三類DRAM標準，以滿

足各種應用的設(shè)計要求DRAM-basedSDRAMs支持更寬的通道寬度、更高的密度和不同的形狀尺寸

分類概覽：JEDEC定義三類DRAM標準TSVandInterposer(HBM)面向筆記本電

腦、臺式機和

消費類應用面向服務器、

云計算、網(wǎng)絡(luò)、數(shù)據(jù)中心面向數(shù)字家庭

等消費類應用DRAM

onPCBDRAM

onPCB,

PoPDRAM

on

PCB

(GDDR)U/SODIMMsR/LRDIMMsDDR4DDR5LPDDR4LPDDR5Discrete

DRAMs標準DDR

DIMMs移動DDR圖形DDR.HBM（High

Bandwidth

Memory，高帶寬內(nèi)存）：一款新型的CPU/GPU內(nèi)存芯片

，其實就是將很多個DDR芯片堆疊在一起后和GPU封裝在一起

，實現(xiàn)大容量

，高位寬的DDR組合陣列。.通過增加帶寬

，擴展內(nèi)存容量

，讓更大的模型

，更多的參數(shù)留在離核心計算更近的地方

，從而減少內(nèi)存和存儲解決方案帶來的延遲。

“內(nèi)存墻”：存儲與運算之間數(shù)據(jù)交換通路窄以及由此引發(fā)的高能耗兩大難題HBM

存儲芯片關(guān)鍵：提升內(nèi)存帶寬資料來源：半導體行業(yè)觀察，海力士官網(wǎng)，方正證券研究所整理

5

HBM演進必要性：解決存儲墻瓶頸刺激內(nèi)存高帶寬需求CPU核數(shù)的增加需要內(nèi)存帶寬和容量的相應增長內(nèi)存帶寬要求.HBM2的主要增強功能之一是其偽通道模式

（Pseudo

Channel

Mode）

，該模式將通

道分為兩個單獨的子通道

，每個子通道分別

具有64位I/O

，從而為每個存儲器的讀寫訪問提供128位預取。.

偽通道以相同的時鐘

速率運行，

共享行和

列命令總線以及CK和CKE輸入

。

但是，

它

們具有獨立的存儲體

,

分別解碼和執(zhí)行命

令。.

海力士表示，

偽通道

模式可優(yōu)化內(nèi)存訪問

并降低延遲，

從而提

高有效帶寬。

HBM提高有效帶寬途徑：

PseudoChannel

Mode偽通道偽通道模式示意圖及與傳統(tǒng)模式的對比資料來源：海力士官網(wǎng)，CSDN，方正證券研究所整理6.HBM主要是通過硅通孔（Through

Silicon

Via,

簡稱“TSV”）技術(shù)進行芯片堆疊

，以增加吞吐量并克服單一封裝內(nèi)帶寬的限制

，將數(shù)個DRAM裸片像樓層一樣垂直堆疊。.SK海力士表示，

TSV是在DRAM芯片上搭上數(shù)千個細微孔并通過垂直貫通的電極連接上下芯片的技術(shù)。該技術(shù)在緩沖芯片上將數(shù)個DRAM芯片堆疊起來，并通過貫通所有芯片層的柱狀通道傳輸信號、指令、電流。

相較傳統(tǒng)封裝方式，TSV技術(shù)能夠縮減30%體積，并降低50%能耗。HBM結(jié)構(gòu)圖：

裸片之間通過TSV技術(shù)連接資料來源：美光官網(wǎng)，半導體行業(yè)觀察，方正證券研究所整理

7

HBM結(jié)構(gòu)：通過TSV將數(shù)個DRAM

die垂直堆疊TSVMicrobumpSi

INTERPOSERAP/GPU/TPUHBM

DRAM

DieHBM

DRAM

DieHBM

DRAM

DieHBM

DRAM

DieBASE

DieOrganicSubstratePHYPHY.憑借TSV方式，

HBM大幅提高了容量和數(shù)據(jù)傳輸速率。與傳統(tǒng)內(nèi)存技術(shù)相比，

HBM具有更高帶寬、更多I/O數(shù)量、更低功耗、

更小尺寸。.HBM的高帶寬離不開各種基礎(chǔ)技術(shù)和先進設(shè)計工藝的支持。由于HBM是在3D結(jié)構(gòu)中將一個邏輯die與4-16個DRAMdie堆疊在一起，因此開發(fā)過程極為復雜。.美光HBM2E

DRAM的內(nèi)部組織為8個獨立

通道A到H（如下圖），適用于4高和8高的

DRAM配置。

每個通道都配備有自己的時鐘

、命令/地址和數(shù)據(jù)接口，并且可以完全獨立于其他通道運行。資料來源：美光官網(wǎng)，半導體行業(yè)觀察，方正證券研究所整理

8

HBM結(jié)構(gòu)：通過TSV將數(shù)個DRAM

die垂直堆疊通道數(shù)和內(nèi)存帶寬對于4高和8高配置相同美光HBM2ESiP封裝示例美光HBM2E的通道結(jié)構(gòu)每個通道

內(nèi)存容量加倍PseudoChannel

Mode偽通道模式

Si

InterposerBankbDRAM.從技術(shù)角度看

，

HBM促使DRAM從傳統(tǒng)2D加速走向立體3D

，充分利用空間、縮小面積

，契合半導體行業(yè)小型化、集成化的發(fā)展趨勢。

HBM突破了內(nèi)存容量與帶寬瓶頸

，被視為新一代DRAM解決方案

，業(yè)界認為這是DRAM通過存儲器層次結(jié)構(gòu)的多樣化開辟一條新的道路

，革命性提升DRAM的性能。各大廠商DRAM技術(shù)路線圖

DRAM技術(shù)路線：

HBM促使DRAM從傳統(tǒng)的2D加速走向3DHBM3(2021)

HBM3Bandwidth

≥665GB/sI/O

Speed

≥5.2Gbps.2022年1月，

JEDEC組織正式發(fā)布了新一代

高帶寬內(nèi)存HBM3的標準規(guī)范，繼續(xù)在存儲密度、帶寬、通道、可靠性、能效等各個層面進行擴充升級。.JEDEC表示，HBM3是更高帶寬、更低功耗和單位面積容量的解決方案，對于高數(shù)據(jù)處理速率要求的應用場景來說至關(guān)重要，比如圖形處理和高性能計算的服務器。④改進的信道和時鐘架構(gòu)：

獨立通道數(shù)從8個翻番到16個，再加上虛擬通道

,單顆支持32通道⑤支持4層、

8層和12層TSV堆棧，并為未來擴展至16層TSV堆棧做好準備⑥

高容量：

每個存儲層容量8/16/32Gb，單顆容量起步4GB(8Gb4-high)、最大容量64GB(32Gb16-high)⑦支持平臺級RAS可靠性，

集成ECC校

驗糾錯，支持實時錯誤報告與透明度⑧

改善散熱①低功耗：

主接口使用0.4V低擺幅調(diào)制，運行電壓降低至1.1V②高性能：傳輸數(shù)據(jù)率在HBM2基礎(chǔ)上再次翻番，每個引腳的傳輸率為6.4Gbps，配合1024-bit位寬，

單顆最高帶寬可達819GB/s③如果使用四顆，

總帶寬就是3.2TB/s，六顆則可達4.8TB/s資料來源：半導體行業(yè)觀察，海力士官網(wǎng)，新思官網(wǎng)，方正證券研究所整理

10HBM性能演進

HBM技術(shù)演進：目前SK海力士為唯一量產(chǎn)新世代HBM3供應商各代HBM產(chǎn)品的數(shù)據(jù)傳輸路徑配置HBM3相對于HBM2E的改進項(2016)

HBM2

Bandwidth

256GB/s

I/O

Speed

2.0Gbps(2018)

HBM2E

Bandwidth

460GB/sI/O

Speed

3.6GbpsBandwidth

1075GB/sI/O

Speed

8.4GbpsDQ基礎(chǔ)dieHBM3DQ基礎(chǔ)dieHBM2EHBM2內(nèi)核die內(nèi)核die內(nèi)核dieDQ基礎(chǔ)dieDRAM單元DRAM單元DRAM單元Next硅通孔

(TSV)硅通孔

(TSV)硅通孔

(TSV)帶

寬不足3：訪問延遲高

對于PC而言，

HBM一直都沒有應用于CPU主內(nèi)存的一個重要原因在于其延遲很高。當代的DDR內(nèi)存，

在規(guī)格上普遍會標CL（CAS延遲，列尋址所需的時鐘周期，

表示讀取延遲的長短）。

CAS延遲，是指從讀取

指令（與ColumnAddress

Strobe）發(fā)出，到數(shù)據(jù)準備就緒的過程，

中間的等待時間，即在內(nèi)存控制器告訴內(nèi)存，需要訪問某個特定位置的數(shù)據(jù)后，需要若干個周期的時間以后才能抵達該位置并執(zhí)行控制器發(fā)出的指令。

CL是內(nèi)存延遲中最重要的參數(shù)。就延遲長短來說，

這里的“周期”其實還需要乘以每周期的時間

（越高的整體工作頻率，則表明每周期時間越短）。

HBM的頻率的確比DDR/GDDR低很多

，三星此前的FlareboltHBM2內(nèi)存每pin的傳輸帶寬是2Gbit/s

，

差不多是1GHz的頻率;后來有加壓提頻到1.2GHz的產(chǎn)品。

三星當時提到這個過程還需要考慮降低超過5000個TSV之間的并行時鐘干擾;而且要增加DRAMdie之間的散熱bump數(shù)量

，來緩解發(fā)熱問題。不足1：系統(tǒng)搭配缺乏靈活性

2013年，

HBM由SK

Hynix首度制造問世，

同年，

HBM被JEDEC（電子元器件工業(yè)聯(lián)合會）的JESD235標準采用。第一顆應用了HBM存儲的GPU是2015年的AMD

Fiji（Radeon

R9

Fury

X）

；2016年三星開始大規(guī)模量產(chǎn)HBM2——英偉達Tesla

P100是最早采用HBM2存儲的GPU。

HBM與主芯片封裝在一起

，不存在容量擴展的可能

，在出廠時就已經(jīng)確定規(guī)格。而且它和現(xiàn)在筆記本設(shè)

備上，

DDR內(nèi)存焊死在主板上還不一樣，

HBM是由芯片制造商整合到芯片上的——其靈活性會更弱

，對OEM廠商而言尤其如此

，雖然現(xiàn)在某些高端系統(tǒng)

，存在HBM+DDR的解決方案

，即兩種內(nèi)存作為不同層級的存儲系統(tǒng)來調(diào)配。不足2：內(nèi)存容量相比DDR受局限

雖說一片HBM封裝就可以堆8層DRAMdie，但實際上每層僅8Gbit，那么8層就是8GByte；像A64FX超算芯片留4個HBM接口，也就是4個HBM堆棧封裝，則一顆芯片也就總計32GByte容量。

消費市場上普通PC需要堆大于32GByte的內(nèi)存非常常見，

不僅是PC、服務器主板上可擴展的內(nèi)存插槽亦很常見，某些DDR4/5DIMMs內(nèi)存顆粒也在進行DRAMdie的堆疊，比如，采用比較高端的DRAMdie堆疊，

2-rank的RDIMM(registered

DIMMs)能實現(xiàn)128GByte容量——考慮高端服務器96個DIMM插槽，即至多12TByte的容量。資料來源：

EET，方正證券研究所整理

11

HBM的不足：出廠后無法容量擴展，內(nèi)存容量受限，訪問延遲較高GDDR5GraphicsGDDR5X

GraphicsGDDR6Graphics

AI

Inference

AcceleratorGDDR6XGraphicsAI

InferenceAcceleratorHBM2AITrainingAcceleratorHBM2EAITrainingAcceleratorApplicationType(Example)GTX

1070RX

580TitanXTitan

RTXRX5700XTGeForce?

RTX?3080

andGeForce?

RTX?3090Tesla

V100Radeon

InstinctMI50Expected#

of

placements812121244-6Gb/s/pin811.414-1619-211.75-23.2-3.6GB/s/placement324556-6476-84224-256410-461GB/s/system256547672-768912-1008896-10241638-2765Configuration

(Example)256

I/O(8pcs

×

32

I/Opackage)384

I/O(12pcs

×

32

I/Opackage)384

I/O(12pcs

×

32

I/Opackage)384

I/O(12pcs

×

32

I/Opackage)4096

I/O(4pcs

×

1024

I/OCube)4096

I/O(4pcs

×

1024

I/OCube)6144

I/O(6pcs

×

1024

I/OCube)Frame

buffer

ofTypical

System8GB12GB12GB12GB16-32GB32-96GBAVG

Device

Power

(pJ/bit)9.08.07.57.257.06.0Typical

I/OchannelPCB(P2P

SM)PCB(P2P

SM)PCB(P2P

SM)PCB(P2P

SM)Si

Interposer(2.5D

Integration)Si

Interposer(2.5D

Integration)資料來源：美光官網(wǎng)，Micro&analyst

research，方正證券研究所整理

12

HBMVSGDDR：美光的圖形DDR產(chǎn)品對比.數(shù)據(jù)中心正在不斷發(fā)展，

以解決

快速有效地存儲

、移動和分析數(shù)

據(jù)的挑戰(zhàn)

。

在很大程度上，

這種

演變是由如下圖所示的四種高性能應用程序趨勢驅(qū)動的。.傳統(tǒng)游戲和專業(yè)可視化主要是在PC領(lǐng)域，

并滿足于快速GDDR內(nèi)

存的創(chuàng)新。但隨著人工智能(AI)訓

練和推理以及高性能計算的發(fā)展

,

我們看到數(shù)據(jù)中心對最快內(nèi)存

、高帶寬內(nèi)存（HBM）

的使用越

來越多

。應用程序架構(gòu)師必須在這些段中找到可能的最大帶寬。HBM與主芯片封裝在一起HBM和GDDR封裝形式對比高性能的系統(tǒng)驅(qū)動超帶寬解決方案資料來源：美光官網(wǎng)，半導體屋，方正證券研究所整理

13

HBMVSGDDR：封裝形式&應用DDR4DDR5HBM2GDDR5LPDDR4LPDDR5ApplicationsServers→

PCs→consumerServers→

PCs→consumerGraphics,

HPCGraphicsMobile,auto,consumerMobile,auto,consumerTypicalinterface(primary)Server:64+8

bitsServer:dualchannel,32+8bitsOctalchannel,128-bit

(1024bitstotal)Multi-channel,32-bitsMobile:quadchannel,

16-bit

(64-bitstotal)Mobile:quadchannel,

16-bit

(64-bitstotal)Typicalinterface(secondary)Consumer:

32

bitsConsumer:

32

bitsNoneNoneDualchannel,16-bit

(32-bitstotal)Dualchannel,16-bit

(32-bitstotal)Max

Pin

BW3.2

Gb/s6.4

Gb/s2.0→2.4Gb/s8

Gb/s4.267Gb/s6.4

Gb/sMax

I/F

BW25.6GB/s51

GB/s307GB/s32

GB/s34

GB/s51

GB/s#Pins/channel~380

pins~

380

pins~

2860

pins~

170

pins~

350

pins~

370

pinsMaxcapacity3DS

RDIMM:

128

GB3DS

RDIMM:

256

GB4H

Stack:4

GBOnechannel:

1

GB4channels:

2

GB4channels:

4

GBPeakvolumes************************Price

per

GB$$$$$$$$$$$$$$資料來源：

Tech

Design

Forum，新思官網(wǎng)，方正證券研究所整理

14

HBMVS其他DDR：性能對比海力士服務器方案示意圖.HBM重新調(diào)整了內(nèi)存的功耗效率

，能大幅提高數(shù)據(jù)處理速度

，是當下速度最快的DRAM產(chǎn)品

，其每瓦帶

寬比GDDR5高出3倍還多

，且HBM比GDDR5節(jié)省了94%的表面積。高帶寬、高延遲特性

，決定了HBM非常適用于高端GPU顯存

，這類負載的特點是需要高帶寬

，而對延遲并沒有那么敏感。但對于電腦來說,要求各種隨機存儲訪問

，對延遲天生有著更高的敏感度

，而且對低延遲的要求往往還高于對高帶寬的要

求

，再加上HBM成本很高

，至少就短期來看，

HBM很難在PC上替代DDR。.在服務器上

，有HBM+DDR搭配使用的方案，

HBM負責高帶寬小容量，

DDR負責稍低帶寬大容量。

HBM+

DDR：

HBM負責高帶寬小容量，

DDR負責稍低帶寬大容量

高階深度學習AI

GPU的規(guī)

格刺激

HBM產(chǎn)品更迭

2023下半年NVIDIAH100與AMD

MI300搭載HBM3

SK海力士作為目前唯一量產(chǎn)新世代HBM3產(chǎn)品的供

應商

三星、美光則預計陸續(xù)在今年底至明年初量產(chǎn)2023年競爭格局53%SNMSUNG38%

9%2022年競爭格局50%SNMSUNG

40%

Mcron10%2025E中國

HBM需求量

>100萬顆20222023(E)2024(F)2025(F)2026(F)2027(F)9.0%15.4%10.0%12.7%11.3%15.0%

HBM競爭格局&應用市場：三巨頭壟斷，受益于AI服務器市場增長資料來源：

IT之家，

TrendForce，新浪財經(jīng)，財聯(lián)社，新思界，方正證券研究所整理

162022-2027年全球AI服務器出貨量年成長率預估一般服務器與AI服務器平均容量差異FutureAI

Server2.2~2.7TB8TB512~1024GBAI服務器HBM約占整個DRAM市場的1.5%，整體市占率水平尚低AI

server1.2~1.7TB4.1TB320~640GBServer500~600GB4.1TB-12億美元ServerDRAMContentServer

SSD

ContentHBM

Usage網(wǎng)絡(luò)交換及轉(zhuǎn)發(fā)設(shè)備（如路由器、交換器）25億美元2025EGPU高能效服務器AI加速器超計算機智能駕駛?cè)騂BM

市場規(guī)模HBM市場規(guī)模HBM廠商應用市場2023E.每一代新的DDR在容量、數(shù)據(jù)速率和功耗方面都有改進。然而，與此同時，模塊設(shè)計人員面臨著新的信號完整性挑戰(zhàn)，這使得在更高的速度下實現(xiàn)更高的模塊容量變得更加困難。為了解決這些問題，需要特定的內(nèi)存條芯片。

相關(guān)內(nèi)存模組市場規(guī)模.根據(jù)Yole，隨著最新一代DDR，每個模塊的

DIMM芯片數(shù)量有所增加。模塊上芯片組包括

RCD,

DB,

PMIC,SPD集線器和溫度傳感器芯

片，用于最先進的模塊。.DDR5的滲透將導致DIMM芯片組市場在2028年達到約40億美元，

CAGR21-28為約

28%。.除了DDR之外，各種新的開放接口和協(xié)議目前正在開發(fā)中:CXL、Gen-Z、OpenCAPI、CCIX。其中，

CXL在AI/HPC數(shù)據(jù)中心應用中勢頭強勁，在容量和密度方面為連接高容量DRAM和SCM技術(shù)(

如3DXPoint)提供了

最佳點。2021-2028年全球DIMM芯片組市場規(guī)模資料來源：

Yole，方正證券研究所整理

18按接口世代劃分的DDRbit出貨量細目——歷史(2015-2020)；預測(2021-2026)

相關(guān)DIMM芯片組市場規(guī)模JEDEC定義三類DRAM標準：

HBM屬于細分圖形DDRHBM演進必要性：解決存儲墻瓶頸刺激內(nèi)存高帶寬需求HBM提高有效帶寬途徑：

PseudoChannelMode偽通道HBM結(jié)構(gòu)：通過TSV將數(shù)個DRAMdie垂直堆疊HBM促使DRAM從傳統(tǒng)的2D加速走向3DHBM技術(shù)演進：目前SK海力士為唯一量產(chǎn)新世代HBM3供應商HBM與其他DDR的替代關(guān)系比較分析：

HBM+DDR協(xié)同發(fā)展HBM競爭格局與應用市場：三巨頭壟斷，受益于AI服務器市場增長催化1：互連類芯片，全球領(lǐng)跑者乘DDR5滲透之風催化2：CXL與PCIe等彌補高速發(fā)展的HBM內(nèi)存局限弱勢HBM概覽相關(guān)標的：瀾起科技

目錄

1

2

19.CXL內(nèi)存的主要優(yōu)

勢在于可擴展性：CXL允許靈活擴展

現(xiàn)有服務器系統(tǒng)無法提供的內(nèi)存，其中內(nèi)存容量和性能在采用特定服務器平臺時是固定的。CXL的增長潛力是無限的，因為它是運行AI和大數(shù)據(jù)應

用程序的高性能計

算系統(tǒng)的有前途的

新接口。.計算高速鏈路（CXL）利用PCIe（外圍組件互連高速）接

口，是一種新的標準化接口，有助于提高CPU、GPU、加速器和內(nèi)存的效率。海力士CXL2.0方案

內(nèi)存拓展需求催漲CXL及PCIe芯片需求內(nèi)

存

容

量要

求資料來源：海力士官網(wǎng)，方正證券研究所整理使用CXL前20.根據(jù)新思官網(wǎng)

，計算結(jié)果表明

，CXL

2.0引入的內(nèi)存池理論上可至少支持1.28拍字節(jié)

(PB)

的CXL附加內(nèi)存,如果在CXL

3.0中引入多級切換和其他功能

，甚至可支持更高的內(nèi)存容量。這為解決大規(guī)模計算問題提供

了新思路

，使多個主機可以一邊處理大量問題

，一邊同時訪問整個數(shù)據(jù)集。例如

，假設(shè)系統(tǒng)可以一次性處理整個問題

，而不是將問題分解成更小的部分

，那么通過訪問1拍字節(jié)的內(nèi)存

，就可以創(chuàng)建全新的模型并對

其編碼

，以此來處理復雜的問題（例如

，模擬氣候變化）。.CXL

3.0中引入的高級結(jié)構(gòu)功能是基于前幾代及其傳統(tǒng)樹基架構(gòu)的一次轉(zhuǎn)變。新架構(gòu)支持多達4,096個節(jié)點,每個節(jié)點都能夠通過基于端口的路由(PBR)

機制與另一個節(jié)點相互通信。節(jié)點可以包括CPU主機、CXL加速器（無論是否包含內(nèi)存）、

PCIe設(shè)備或全局結(jié)構(gòu)連接內(nèi)存(GFAM)設(shè)備。.GFAM設(shè)備是一種3型設(shè)備

，可有效地充當共享內(nèi)存池

，其I/O空間屬于一個主機或結(jié)構(gòu)管理器。配置后

，CXL結(jié)構(gòu)中的其他主機和設(shè)備可以直接訪問GFAM設(shè)備的池式內(nèi)存。GFAM設(shè)備帶來了很多新的可能性

，可

以根據(jù)特定的負載需求構(gòu)建由計算和內(nèi)存元件組成的系統(tǒng)。例如

，通過訪問1太字節(jié)或1拍字節(jié)的內(nèi)存

，可以創(chuàng)建全新的模型來應對像繪制人類基因組圖譜一樣復雜的挑戰(zhàn)。特性何時引入一致性和低延遲在CXL

1.0/1.1

中引入切換在CXL2.0

中引入，作為CXL.mem

的單級切換在CXL3.0

中擴展為多級切換，適用于所有協(xié)議內(nèi)存池和共享在CXL2.0

中引入了內(nèi)存池，支持

MLD在CXL

3.0

中增加了共享功能結(jié)構(gòu)在CXL

3.0

中引入有助于在內(nèi)存和存儲應用推廣CXL的一些關(guān)鍵特性資料來源：新思官網(wǎng)，方正證券研究所整理

21

CXL在新興HPC應用內(nèi)存可組合性和分解方面的優(yōu)勢.一直以來

，只有幾種方法可以為加速器或其他SoC增加內(nèi)存。最常見的方法是添加額外DDR內(nèi)存通道來支持更多標準DDR內(nèi)存模塊。.另一種可行的方法是

，將內(nèi)存與SoC集成在同一個封裝內(nèi)

，借助CXL

，可以將內(nèi)存放在非常類似于PCIe總

線的東西上（CXL使用PCIe

PHY和電氣元件）

。這讓系統(tǒng)能夠使用帶有標準CXL接口的卡來支持更多的內(nèi)存模塊

，而無需額外DDR通道。.下圖舉例說明了如何大幅增加SoC可訪問的內(nèi)存：從內(nèi)存量（GB）和內(nèi)存類型（RAM或持久內(nèi)存）兩方面

來說明。通過使用這種方法，

內(nèi)存開始變得類似于資源池

，可由多個主機通過切換功能進行訪問；切換功

能在CXL2.0中首次引入

，并在CXL3.0中得到顯著擴展。CXL通過單一接口實現(xiàn)介質(zhì)獨立，例如DDR3/4/5、

LPDDR3/4/5、優(yōu)化內(nèi)存/存儲

CXL通過單一接口實現(xiàn)介質(zhì)獨立，例如DDR3/4/5，優(yōu)化內(nèi)存/存儲資料來源：新思官網(wǎng)，方正證券研究所整理

22另一個優(yōu)點：SoC的CXL引腳不必專用于內(nèi)存的，而是可用于連接任何具有CXL接口的設(shè)備，

包括額外的CXL交換機、GFAM

設(shè)備或芯片間互連。.從上圖（CXL通過單一接口實現(xiàn)介質(zhì)獨立，例如

DDR3/4/5、LPDDR

3/4/5、優(yōu)化內(nèi)存/存儲）可以看出，CXL可以解決阻礙多系統(tǒng)訪問可擴展內(nèi)存池開發(fā)的問題——

它取消了專有互連，

因此任何需要的CPU、GPU或張量處理單元(TPU)可以訪問基于標準的CXL接口設(shè)計的額外內(nèi)存。.CXL最終將允許連接到大量的內(nèi)存模塊

，包括SSD、

DDR

DRAM和新興的持久內(nèi)存。CXL具有低延遲、一

致性、

內(nèi)存池和共享等功能

，這使其成為一種可行的技術(shù)

，讓系統(tǒng)架構(gòu)師可以創(chuàng)建大型的易失性和持久內(nèi)存池

，這些內(nèi)存將會擴展到多個基礎(chǔ)架構(gòu)池，成為真正的共享資源。CXL優(yōu)勢1【內(nèi)存分解】

：能夠?qū)?nèi)存擴展到各種設(shè)備，同時仍允許多個服務器

進行共享和保持一致性，

使得內(nèi)存不再聚合并專用于單個設(shè)備或服務器。CXL優(yōu)勢2【可組合性】

：能夠根據(jù)需要將分解后的內(nèi)存分配給特定CPU或TPU，結(jié)果是可

大幅提高內(nèi)存利用率。.2022年閃存峰會傳達的一個明確信號是，

CXL是用于匯集和共享聯(lián)網(wǎng)內(nèi)存設(shè)備的新興領(lǐng)先架構(gòu)

，主要用于DRAM和NAND閃存設(shè)備

。

CXL現(xiàn)已收購了Z世

代和

OpenCAPI

，進一步擴大和增加了CXL可以處理的應用的范圍和類型。資料來源：新思官網(wǎng)，方正證券研究所整理

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CXL兼具內(nèi)存分解與可組合性優(yōu)勢CXL可在多個主機之間實現(xiàn)精細的內(nèi)存分配（匯集）和共享Gen1.0DDR5PCIe

5.0CXL內(nèi)存DDR5SPD/TS//CXL

2.0擴展控制器RCD/DBPMICRetimer芯片互連類芯片Gen1.0DDR5

MCRDB/RCDGen2.0/3.0

DDR5

RCDPCIe

6.0RetimerGen1.0DDR5時鐘驅(qū)動器兩

大

產(chǎn)

品

條

線內(nèi)存接口

芯片內(nèi)存模組

配套芯片PCIeRetimerMXC芯片CKD

芯片已量產(chǎn)最高技術(shù)產(chǎn)品在研/試產(chǎn)產(chǎn)品津逮服務器平臺混合安全內(nèi)存模組津逮CPUHSDIMM-Lite全新第一代津逮CPUHSDIMM全新第二代津逮CPU全新第四代津逮CPU全新第三代津逮CPU資料來源：

瀾起科技官網(wǎng)，方正證券研究所整理

瀾起科技

·業(yè)務版圖24寄存緩沖器RCD數(shù)據(jù)緩沖器DBMCRRCD/DB芯片(研發(fā)階段)串行檢測集線器

SPD溫度傳感器

TS電源管理芯片PMIC互連類芯片適用于DDR5RDIMM、

LRDIMM、UDIMM、SODIMM等內(nèi)存模組應用于各種緩沖式內(nèi)存模組，包括RDIMM及LRDIMM等，滿足高性能服務器對高速、大容量的內(nèi)存系統(tǒng)的需求為服務器、存儲設(shè)備及硬件加速器等應用場景提供可擴展的高性能PCIe互連解決方案為CPU及基于CXL協(xié)議的設(shè)備提供高帶寬、低延遲的高速互連解決方案，實現(xiàn)CPU與CXL設(shè)備

之間的內(nèi)存共享用于新一代臺式

機和筆記本電腦

內(nèi)存，滿足高速

時鐘信號的完整

性和可靠性要求DDR5第一子代

時鐘驅(qū)動器已推出工程樣片計劃2023年底

完成量產(chǎn)版本研

發(fā)并實現(xiàn)出貨CXL

內(nèi)存擴展控制器芯片2022年5月公司全球首發(fā)CKD芯片MXC芯片PCIeRetimer芯片

瀾起科技互聯(lián)類芯片產(chǎn)品布局PCIe4.0

RetimerPCIe

5.0

Retimer內(nèi)存模組配套芯片內(nèi)存接口芯片資料來源：方正證券研究所整理25.以每臺計算機搭載1-2條內(nèi)存，每臺服務器搭載10-12條內(nèi)存計算，

2021年計算機和服務器領(lǐng)域?qū)DR內(nèi)存的需求量超過4.84億條，下游DDR內(nèi)存模組行業(yè)增規(guī)模的提升將帶動應用于DDR內(nèi)存模組的內(nèi)存接口芯片及配套芯片產(chǎn)品需求量持續(xù)加。.目前DDR5內(nèi)存接口芯片的競爭格局與DDR4世代類似，

全球只有三家供應商可提供DDR5第一子代的量產(chǎn)產(chǎn)品，分別是瀾起科技、瑞薩電子和Rambus

，瀾起科技在內(nèi)存接口芯片的市場份額保持穩(wěn)定。在配套芯片上，SPD和TS目前主要的兩家供應商是瀾起科技和瑞薩電子，瀾起科技是目前全球可以提供DDR5內(nèi)

存接口及模組配套芯片全套解決方案的兩家供應商之一。DDR5LRDIMM

內(nèi)存接口

及模組配

套芯片解

決方案示

意圖.內(nèi)存接口芯片：瀾起科技發(fā)明的DDR4全緩沖“1+9”架構(gòu)被JEDEC國際標準采納，該架構(gòu)在DDR5世代

演化為“1+10”框架，繼續(xù)作為LRDIMM的國際標準。

DDR5LRDIMM“1+10”基礎(chǔ)架構(gòu)包括一顆RCD芯片和十顆DB芯片