第6章+背景知識(shí)專題

2024/3/11學(xué)習(xí)要求：掌握門電路電氣方面的基礎(chǔ)知識(shí)，以便構(gòu)建出符合實(shí)際要求的電路和系統(tǒng)。掌握PLD方面的原理第6章背景知識(shí)專題2024/3/12習(xí)題

1、自學(xué)軟件Multisim。2、用一個(gè)NMOS管和一個(gè)PMOS管構(gòu)成一個(gè)反相器，測(cè)試它的穩(wěn)態(tài)特性與動(dòng)態(tài)特性，寫出測(cè)試報(bào)告。3、完成課后實(shí)驗(yàn)題第6章背景知識(shí)專題（續(xù)）2024/3/136.1設(shè)計(jì)空間（續(xù)）

集成電路集成度小規(guī)模集成電路（SSI）中規(guī)模集成電路(MSI)大規(guī)模集成電路(LSI)超大規(guī)模集成電路（VLSI）2024/3/14

半導(dǎo)體材料常用的半導(dǎo)體材料的特性參數(shù)有：禁帶寬度、電阻率、載流子遷移率(載流子即半導(dǎo)體中參加導(dǎo)電的電子和空穴)、非平衡載流子壽命、位錯(cuò)密度。禁帶寬度由半導(dǎo)體的電子態(tài)、原子組態(tài)決定，反映組成這種材料的原子中價(jià)電子從束縛狀態(tài)激發(fā)到自由狀態(tài)所需的能量。電阻率、載流子遷移率反映材料的導(dǎo)電能力。6.1設(shè)計(jì)空間（續(xù)）2024/3/15CMOS電路工藝6.1設(shè)計(jì)空間（續(xù)）

數(shù)字邏輯將物理量實(shí)際值的無(wú)窮集映射為兩個(gè)子集，隱藏了模擬世界的缺陷。

由于在很大范圍內(nèi)的連續(xù)量被表示為同一個(gè)二進(jìn)制值，所以數(shù)字邏輯能夠大大避免元件和電源的變化以及噪聲的影響。2024/3/16MOS晶體管

電阻特別大，斷開狀態(tài)；電阻特別小，導(dǎo)通狀態(tài)。

柵極與其它極之間電阻極大，電流很小，稱為漏電流。通過(guò)電容耦合。6.1設(shè)計(jì)空間（續(xù)）2024/3/176.1設(shè)計(jì)空間（續(xù)）

完全互補(bǔ)CMOS電路2024/3/18CMOS反相器CMOS電路的開關(guān)模型CMOS邏輯電路很省電6.1設(shè)計(jì)空間（續(xù)）2024/3/19CMOS與非門CMOS或非門

CMOS邏輯門的一般形式串聯(lián)的N網(wǎng)絡(luò)并聯(lián)的P網(wǎng)絡(luò)6.1設(shè)計(jì)空間（續(xù)）2024/3/110CMOS邏輯電平6.1設(shè)計(jì)空間（續(xù)）2024/3/111CMOS“或非門”

CMOS“與非門”比“或非門”速度快LLOFFONOFFONH6.1設(shè)計(jì)空間（續(xù)）2024/3/112

非反相門

邏輯上的求反是“免費(fèi)”獲得的，而且用少于反相門所需的晶體管數(shù)目來(lái)設(shè)計(jì)非反相門電路是不可能的。

CMOS非反相緩沖器、與門和或門都可由反相器與相應(yīng)的反相門連接組成。6.1設(shè)計(jì)空間（續(xù)）2024/3/113CMOS電路的穩(wěn)態(tài)電氣特性

根據(jù)右圖，可定義小于2.4伏的電壓為CMOS低輸入電平，而大于2.6伏的電壓為高輸入電平。僅當(dāng)輸入在2.4伏和2.6伏之間時(shí)，反相器產(chǎn)生非邏輯輸出電壓。

工程實(shí)踐表明，對(duì)于高、低電平，應(yīng)采用更為保守的規(guī)定。6.1設(shè)計(jì)空間（續(xù)）2024/3/1146.1設(shè)計(jì)空間（續(xù)）---工藝參數(shù)

對(duì)于高速工藝，出于速度的考慮，扇入通常不超過(guò)4或5個(gè)，大扇入門往往采用低扇入門連接而成。

扇入：在特定的邏輯系列中，門電路所具有的輸入端的數(shù)目，被稱為該邏輯系列的扇入（系數(shù)）。2024/3/115

扇出：門電路在不超出其最壞輸出情況的條件下，能夠驅(qū)動(dòng)的輸入端個(gè)數(shù)。

扇出不僅依賴于輸出端的特性，還依賴于它驅(qū)動(dòng)的輸入端的特性。（直流）扇出的計(jì)算必須分別考慮輸出為高電平和低電平兩種狀態(tài)。（交流）扇出：輸出端對(duì)寄生電容的充放電能力，但很難能像直流扇出那樣精確地計(jì)算出來(lái)，它影響電路的工作速度。當(dāng)輸出負(fù)載大于扇出能力時(shí)：輸出低態(tài)時(shí)，輸出電壓可能高于VOLmax；輸出高態(tài)時(shí)，輸出電壓可能低于VOHmin；輸出傳輸延遲可能大于規(guī)定值；輸出的上升和下降時(shí)間可能大于規(guī)定值；器件工作溫度可能升高，從而降低其可靠性，最終引起器件失效。6.1設(shè)計(jì)空間（續(xù)）---工藝參數(shù)2024/3/116

噪聲容限：一種對(duì)噪聲大小的度量，表示多大的噪聲會(huì)使最壞輸出電壓被破壞成為不可識(shí)別的輸入值。

VOHmin

輸出為高態(tài)時(shí)的最小輸出電壓。

VOLmax

輸出為低態(tài)時(shí)的最大輸出電壓。

VIHmin

能保證被識(shí)別為高態(tài)時(shí)的最小輸入電壓。

VILmax

能保證被識(shí)別為低態(tài)時(shí)的最大輸入電壓。

VCC–0.1伏

地+0.1伏

0.7VCC

0.3VCC6.1設(shè)計(jì)空間（續(xù)）---工藝參數(shù)2024/3/117

輸出電流

IOLmax：輸出低電平且仍能維持輸出電壓不大于VOLmax時(shí)，輸出端能吸收的最大電流，又稱為最大灌電流。

IOHmax：輸出高電平且仍能維持輸出電壓不小于VOHmin時(shí)，輸出端可提供的最大電流，又稱最大拉電流。

若輸入電壓不是非常接近于供電軌道，則“導(dǎo)通”或“斷開”都不會(huì)徹底，輸出電壓將偏離供電軌道，門電路自身的功耗將大大增加。6.1設(shè)計(jì)空間（續(xù)）---工藝參數(shù)2024/3/118

轉(zhuǎn)換時(shí)間

上升時(shí)間通常比下降時(shí)間長(zhǎng)，與晶體管的導(dǎo)通電阻和負(fù)載電容有關(guān)；可用時(shí)間常數(shù)來(lái)進(jìn)行估計(jì)。6.1設(shè)計(jì)空間（續(xù)）---工藝參數(shù)2024/3/119

傳播延遲6.1設(shè)計(jì)空間（續(xù)）---工藝參數(shù)2024/3/120CMOS電路的功耗

交流開關(guān)功耗

總動(dòng)態(tài)功耗

靜態(tài)功耗—很小動(dòng)態(tài)功耗—是主要部分直流開關(guān)功耗6.1設(shè)計(jì)空間（續(xù)）---工藝參數(shù)2024/3/1216.2門的傳輸延遲2024/3/1226.2門的傳輸延遲（續(xù)）2024/3/1236.8可編程實(shí)現(xiàn)技術(shù)1956年，周文俊在紐約加頓城的美國(guó)保殊艾瑪公司工作，并發(fā)明了PROM使用閃存的BIOSEPROM移動(dòng)存儲(chǔ)卡2024/3/1246.8可編程實(shí)現(xiàn)技術(shù)（續(xù)）陣列邏輯符號(hào)三類PLD的基本配置2024/3/1256.8可編程實(shí)現(xiàn)技術(shù)（續(xù)）只讀存儲(chǔ)器PROM可編程ROMEPROM可擦寫可編程ROME2PROM電可擦寫可編程ROMFLASH閃速存儲(chǔ)器2024/3/126PLA：一種組合的、兩級(jí)“與-或”器件，對(duì)其編程（一次性，其與門陣列和或門陣列均可編程）可以實(shí)現(xiàn)任何“積之和”邏輯表達(dá)式，受限條件：輸入的數(shù)目（n）輸出的數(shù)目（m）乘積項(xiàng)的數(shù)目（p）6.8可編程實(shí)現(xiàn)技術(shù)（續(xù)）2024/3/1276.8可編程實(shí)現(xiàn)技術(shù)（續(xù)）

組合電路的PLA實(shí)現(xiàn)2024/3/1286.8可編程實(shí)現(xiàn)技術(shù)（續(xù)）

組合電路的PLA實(shí)現(xiàn)20