計算機電路基礎 第3版 課件 第8章 組合邏輯電路

第8章組合邏輯電路8.1組合邏輯電路的特點及分析設計方法

8.2常用組合電路介紹8.3組合電路中的競爭-冒險現(xiàn)象

數(shù)字電路的分類：數(shù)字電路按照邏輯功能的不同分為兩大類：一類是組合邏輯電路，簡稱組合電路；一類是時序邏輯電路，簡稱時序電路。本章討論內(nèi)容：

（1）介紹組合電路的結構和功能特點、一般分析方法和設計方法；（2）以編碼器、譯碼器、加法器、數(shù)值比較器、數(shù)據(jù)選擇器和數(shù)據(jù)分配器這些常用中規(guī)模集成組合電路為例，重點講述它們的功能、使用方法及典型應用。第8章組合邏輯電路1.功能特點

組合電路在任意時刻的輸出僅僅取決于該時刻輸入信號的狀態(tài)，而與該時刻之前電路的狀態(tài)無關。簡而言之，組合電路“無記憶性”。2.結構特點

組合電路之所以具有以上功能特點，歸根結底是由于結構上滿足以下特點：（1）不包含記憶（存儲）元件；（2）不存在輸出到輸入的反饋回路。8.1組合電路的特點及分析設計方法

8.1.1組合電路的特點

（3）組合電路一般有多個輸入端，多個輸出端。如下圖所示為組合電路的一般結構框圖。

圖8-1組合電路框圖

分析任務：分析組合電路，就是根據(jù)已知的邏輯圖，找出輸出變量與輸入變量之間的邏輯關系，從而確定電路的邏輯功能。

分析步驟：（1）根據(jù)給定邏輯圖寫出輸出變量的邏輯表達式；（2）用公式法或卡諾圖法化簡邏輯表達式；（3）根據(jù)化簡后的表達式列出真值表；（4）根據(jù)真值表所反映的輸出與輸入變量的取值對應關系，說明電路的邏輯功能。

8.1.2組合電路的一般分析方法【例8-1】試分析下圖所示電路的邏輯功能。解：（1）從輸入端依次寫出邏輯表達式：（2）列出邏輯函數(shù)真值表，如表3-1所示。（3）邏輯功能分析由真值表可知，當A、B、C中有多數(shù)個為1時，F(xiàn)即為1。因此，上圖所示電路具有多數(shù)表決的功能，是一個多數(shù)表決電路。表8-1例8-1真值表

【例8-2】

分析圖下圖所示電路的邏輯功能。

解：（1）寫邏輯表達式。（2）化簡：

（3）由化簡后的表達式列出真值表如表9-2所列。（4）分析邏輯功能由真值表可知，只要A、B、C的取值不一樣，輸出Y就為1；否則，當A、B、C取值一樣時，Y為0。所以，這是一個三變量的非一致電路。

表8-2例8-2真值表【例8-3】試分析右圖所示電路的邏輯功能。解：（1）寫出邏輯表達式。（2）由邏輯表達式得真值表如表8-3所列。

表8-3例8-3真值表

（3）分析邏輯功能由真值表可知，當4個輸入變量中有奇數(shù)個1時，輸出為1；否則，輸入變量中有偶數(shù)個1時，輸出為0，這樣根據(jù)輸出結果就可以校驗輸入1的個數(shù)是否為奇數(shù)，因此該電路是一個4輸入變量的奇校驗電路。

設計任務：組合電路的設計與分析過程相反，它是根據(jù)已知的邏輯問題，首先列出真值表，然后求出邏輯函數(shù)的最簡表達式，繼而畫出邏輯圖。

設計要求：組合電路的設計通常以電路簡單、所用器件最少為目標。前面介紹的用公式法和卡諾圖法化簡邏輯函數(shù)，就是為了獲得最簡表達式，以便使用最少的門電路組合成邏輯電路。但是由于在設計中普遍采用中、小規(guī)模集成電路，一片集成電路包括幾個至幾十個同一類型的門電路，因此應根據(jù)具體情況，盡可能減少所用器件的數(shù)目和種類，這樣可以使組裝好的電路結構緊湊，達到工作可靠的目的。

8.1.3組合電路的一般設計方法

設計步驟：（1）設定輸入、輸出變量并進行邏輯賦值；（2）根據(jù)功能要求列出真值表；（3）根據(jù)真值表寫出邏輯表達式并化成最簡；（4）根據(jù)最簡表達式畫出邏輯圖。

【例8-4】設計一個三人表決電路，實現(xiàn)大多數(shù)人同意時，結果才能通過，并且第一個人具有否決權。

解：（1）設定變量并進行狀態(tài)賦值。用A、B、C表示三個人，即輸入變量；用Y代表結果，即輸出變量。且采用正邏輯賦值，A、B、C為1表示同意，為0表示不同意；Y為1表示結果通過，為0表示不通過。（2）根據(jù)題目要求列真值表，如表8-4所列。（3）由真值表寫出邏輯表達式并化簡。（4）畫邏輯圖。本題未限制門電路的種類，則由最簡表達式直接畫出邏輯圖即可，如圖8-5所示。表8-4例8-4真值表圖8-5例8-4電路

【補充例題】設計一個燃油鍋爐自動報警器。要求燃油噴嘴在開啟狀態(tài)下，如鍋爐水溫或壓力過高則發(fā)出報警信號。要求用與非門實現(xiàn)。

解：（1）設定變量并進行狀態(tài)賦值將噴嘴開關、鍋爐水溫、壓力分分別用A、B、C表示；A=1表示噴嘴開關打開，A=0表示噴嘴開關關閉；B、C為1表示溫度、壓力過高，為0表示溫度、壓力正常。報警信號作為輸出變量用F表示，F(xiàn)=0表示正常，F(xiàn)=1報警。（2）根據(jù)題意列真值表，如表所示。真值表（3）根據(jù)真值表寫表達式并化為最簡。

由于要求用與非門實現(xiàn)，所以需將表達式變換成與非-與非式。即（4）畫邏輯圖。用與非門實現(xiàn)的邏輯圖如右圖所示。

【例8-5】設A、B、C為某保密鎖的3個按鍵，當A鍵單獨按下時，鎖既不打開也不報警；只有當A、B、C或者A、B或者A、C分別同時按下時，鎖才能被打開，當不符合上述組合狀態(tài)時，將發(fā)出報警信息，試分別用與非門和或非門設計此保密鎖的邏輯電路。解：（1）設定變量并進行狀態(tài)賦值設A、B、C為三個按鍵，按下為1，不按為0。設F和G分別為開鎖信號和報警信號，開鎖為1，不開鎖為0，報警為1，不報警為0。（2）根據(jù)題意列真值表，如表8-5所示。

表8-5例8-5真值表

（3）根據(jù)真值表寫表達式并化為最簡。

若用與非門實現(xiàn)，需將表達式變換成與非-與非式。即

若用或非門實現(xiàn)，需將表達式變換成或非-或非式。根據(jù)第1章介紹的求或非-或非式的方法，可得（4）畫邏輯圖。用與非門和或非門實現(xiàn)的邏輯圖分別如圖8-6和圖8-7所示。圖8-6例8-5用與非門實現(xiàn)的電路

圖8-7例8-5用或非門實現(xiàn)的電路

【例8-6】有一水箱由大、小兩臺水泵ML和MS供水，如下圖所示。水箱中設置了3個水位檢測元件A、B、C。水面低于檢測元件時，檢測元件給出高電平；反之給出低電平?，F(xiàn)要求當水位超過C點時水泵停止工作；水位低于C點而高于B點時MS單獨工作；水位低于B點而高于A點時ML單獨工作；水位低于A點時ML和MS同時工作。試根據(jù)以上要求設計一個控制兩臺水泵自動工作的電路。

解：注意：本題是一個具有約束項的邏輯函數(shù)問題。（1）邏輯賦值用A、B、C等于1分別表示檢測元件A、B、C給出高電平，用A、B、C等于0分別表示檢測元件A、B、C給出低電平；用ML=1、MS=1分別表示水泵ML和MS工作，用ML=0、MS=0分別表示水泵ML和MS停止工作。（2）根據(jù)題意得真值表，如表8-6所列。表8-6例8-6真值表

（3）根據(jù)真值表寫表達式并用卡諾圖化簡得（4）由最簡表達式可得邏輯圖如下圖所示。

1.什么是編碼

一般地說，用文字、符號或者數(shù)字表示特定對象的過程都可以叫做編碼。數(shù)字電路中的編碼是指用二進制代碼表示不同的事物。能夠實現(xiàn)編碼功能的電路稱做編碼器。

n位二進制代碼可以組成2n種不同的狀態(tài)，也就可以表示2n個不同的信息。若要對N個輸入信息進行編碼，則滿足N≤2n，n為二進制代碼的位數(shù)，也即輸入變量的個數(shù)。當N=2n時，是利用了n個輸入變量的全部組合進行的編碼，稱為全編碼，實現(xiàn)全編碼的電路叫做全編碼器（或稱二進制編碼器）；當N

＜2n時，是利用了n個輸入變量的部分狀態(tài)進行的編碼，稱為部分編碼。8.2常用組合電路介紹

8.2.1編碼器2.二進制編碼器

二進制編碼器也叫全編碼器，其框圖如圖所示?？驁D中，輸入信號I1、I2…I2n為2n個有待于編碼的信息，輸出信號Yn、Yn-1…Y1為n位二進制代碼，其中Yn為代碼的最高位，Y1為最低位。例如，當n=3時，稱為3位二進制編碼器；當n=4時，稱為4位二進制編碼器。

圖8-10二進制編碼器框圖

編碼特點：對于編碼器而言，在編碼過程中，一次只能有一個輸入信號被編碼，被編碼的信號必須是有效電平，有效電平可能是高電平，也有可能是低電平，這與電路設計有關，不同編碼器，其有效電平可能不同。例如，某個編碼器的輸入有效電平是高電平，表明只有當輸入信號為高電平時才能被編碼，而輸入為低電平時不能被編碼。對于輸出的二進制代碼來說，可能是原碼，也有可能是反碼，這也取決于電路的構成。例如，十進制數(shù)“9”的4位原碼是1001，而反碼是0110。

二進制編碼器分類：

（1）普通編碼器

以3位二進制普通編碼器為例。表8-7是該編碼器的真值表，可以看出：①輸入信號為低電平有效，因此輸入信號“I”上面帶有反號；②輸入信號之間互相排斥，即不允許有兩個或兩個以上輸入信號同時為有效電平，因此，這種普通編碼器又稱作互斥編碼器。輸出信號為原碼，所以“Y”上面沒有反號，這種二進制編碼器又可稱作8線-3線（8/3線）編碼器。

根據(jù)真值表可以寫出輸出變量Y2、Y1、Y0的表達式為:

表8-73位二進制普通編碼器真值表

由表達式畫出邏輯電路圖如圖8-11（a）所示。圖8-12（b）是該3/8線互斥編碼器的邏輯符號。在邏輯符號中，方框內(nèi)的變量符號一般不帶“—”號，而且用正體。

圖8-118-3線普通編碼器

（2）優(yōu)先編碼器與普通編碼器不同，優(yōu)先編碼器允許同時有幾個輸入信號為有效電平，但電路只能對其中優(yōu)先級別最高的信號進行編碼。同樣以8/3線優(yōu)先編碼器為例，設輸入信號I7～I0為高電平有效（“I”上不帶反號），輸出為原碼（Y2、Y1、Y0上也沒有反號）。若輸入信號的優(yōu)先級別依次為I7、I6、…I1、I0，則可以得到表8-8所列的真值表（表中“×”表示取0取1均可）。顯然，表中輸入信號允許同時有多個為有效電平1。表8-88-3線優(yōu)先編碼器真值表由表8-8可分別寫出Y2、Y1、Y0的表達式：

若用與或非門實現(xiàn)且反碼輸出，即輸出為、、，則上面的式子可寫成

如果輸入為低電平有效，即～以反變量輸入，則根據(jù)、、的表達式可畫出8/3線優(yōu)先編碼器的邏輯圖，如圖8-12所示。特別地，當輸入低電平有效時，常將反相器的“o”畫在輸入端，如圖中G1～G7。另外注意，圖中為隱含碼，即當輸入信號～均無輸入時（即～均為1），此時，、、均為1，此即的編碼。圖8-128-3線優(yōu)先編碼器邏輯圖

（3）集成8/3線優(yōu)先編碼器

圖8-13（a）是集成TTL8/3線優(yōu)先編碼器74LS148的引腳排列圖，圖（b）是其邏輯符號，在理論分析中，采用的都是集成電路的邏輯符號。而集成電路的外部引腳排列圖多用于實際連線中。表8-9是它的真值表。74LS148除了具備表8-9所示的8/3線優(yōu)先編碼器的功能外，還增加了一些功能端、和。為使能端，低電平有效，即當=0時，電路才處于工作狀態(tài)，對輸入信號進行編碼。否則，當=1時，編碼被禁止，輸出為無效的高阻態(tài)，用1表示。

和分別稱作選通輸出端和擴展輸出端，它們均用于編碼器的級聯(lián)擴展。級聯(lián)應用時將高位片的端與低位片的端連接起來，可以擴展編碼器的功能，并且要使=0，必須～均為無效電平1。在級聯(lián)應用時可作輸出位的擴展端。

圖8-138-3線優(yōu)先編碼器74LS148表8-974LS148的功能表

【例8-7】

試用兩片8/3線優(yōu)先編碼器74LS148級聯(lián)，構成16/4線編碼器。解：連線圖如圖8-15所示。

～是編碼輸入信號，低電平有效，優(yōu)先級別最高，優(yōu)先級別最低；～組成4位二進制反碼作輸出信號。當高位片無輸入而低位片有輸入時（即～全為1，～中至少有一個為0時），高位片的=0，低位片工作，=1，輸出為～的編碼1000～1111（反碼）。

當高位片有輸入時（即～中至少有一個為低電平時），高位片的=0，低位片停止工作，=0，輸出為～的編碼0000～0111（反碼）。圖8-14兩片74148構成16/4線編碼器連線圖3．十進制編碼器

將10個輸入信號I9～I0分別編成對應的8421BCD碼的電路稱為十進制編碼器。十進制編碼器有10個輸入信號，輸出是4位二進制代碼。4位二進制代碼可以組成16種狀態(tài)，而十進制編碼器只需其中的10個，因而它屬于部分編碼，可稱為10/4線編碼器。又因為其輸出多為8421BCD碼，故也稱為二-十進制編碼器或8421BCD碼編碼器。

集成十進制編碼器中，常見的是10線—4線優(yōu)先編碼器74LS147，圖8-15（a）所示為74LS147的引腳排列圖，圖8-15（b）是它的邏輯符號。74LS147的輸入端為～，低電平有效，優(yōu)先權從到依次降低；輸出端為、、、，組成4位8421BCD碼，為最高位，為最低位，且輸出為反碼。圖8-1510-4線優(yōu)先編碼器74LS147

【例8-8】某醫(yī)院有一、二、三、四號病室，每室設有呼叫按鈕，同時在護士值班室內(nèi)對應地裝有一、二、三、四號指示燈?，F(xiàn)在的情況是，四個病室的按鈕可以同時按下，但值班室一次只有一盞燈亮，一號病室的優(yōu)先權最高，四號病室的優(yōu)先權最低。試用優(yōu)先編碼器74LS148和門電路設計滿足上述要求的控制電路。

解：選取輸入變量B1、B2、B3、B4分別表示一、二、三、四號病室的按鈕，按下時變量為0，否則為1。用輸出變量L1、L2、L3、L4分別表示一、二、三、四號指示燈，變量為0表示燈亮，否則表示燈滅。因為只要控制4盞燈，故用二位輸出即可。選用74LS148的低4位輸端～和低二位輸出端、即可。控制電路的功能可用表8-10來描述。

由功能表可得L1～L4的表達式為表8-10例8-8控制功能真值表

由表達式畫出邏輯圖如圖8-16所示。

圖8-16例8-8邏輯圖1.什么是譯碼

譯碼是指將輸入的二進制代碼譯成對應的輸出高、低電平信號或另外一個代碼的過程。能夠實現(xiàn)譯碼功能的電路叫作譯碼器。譯碼是編碼的逆過程。編碼器是將N個輸入信號用n變量的不同二進制組合表示出來，而譯碼器則是將n變量的不同二進制組合所表示的狀態(tài)一一反映出來。若譯碼器有n個輸入信號，N個輸出信號，則應有N≤2n。當N=2n時，稱為全譯碼器，也叫二進制譯碼器；當N＜2n時，稱為部分譯碼器。常用的譯碼器有二進制譯碼器、十進制譯碼器和顯示譯碼器。

8.2.2譯碼器2.二進制譯碼器

圖8-17是二進制譯碼器的框圖。圖中A1～An是n個輸入信號，組成n位二進制代碼，An是代碼的最高位，A1是代碼的最低位，代碼可能是原碼，也可能是反碼，若為反碼，則“A”字母上面要帶反號；Y1～Y2n是輸出信號，可能是高電平有效，也可能是低電平有效，若為低電平有效，則“Y”字母上要帶反號。

圖8-17二進制譯碼器框圖

圖8-18是集成3/8線譯碼器74LS138的邏輯圖和引腳排列圖，其中S1、、是使能端，只有當S1=1且==0時，譯碼器才工作，否則，譯碼器處于非工作狀態(tài)。圖8-183-8線譯碼器74LS138

表8-11示出了74LS138的真值表。真輸入信號為原碼，A2是最高位；輸出為低電平有效，譯碼過程中，根據(jù)A2A1A0的取值組合，～中的某一個輸出為低電平，且滿足（i=0，1，2，…7），mi為最小項。這一特點是全譯碼器所共有的。據(jù)此，我們可以用集成譯碼器實現(xiàn)組合邏輯函數(shù)。

表8-1174LS138的功能表

【例8-9】用集成譯碼器并輔以適當門電路實現(xiàn)下列組合邏輯函數(shù)：

解：要實現(xiàn)的是一個3變量的邏輯函數(shù)，因此應選用3/8線譯碼器，用74LS138。（1）將所給表達式化成最小項表達式，進而轉換成與非-與非式（2）確定譯碼器輸入端的邏輯變量，令譯碼器輸入端A2A1A0=ABC。（3）由表達式可知，需外接與非門作為輔助門，畫出邏輯圖如圖8-19所示。

圖8-19例8-9邏輯圖

【例8-10】設X、Z均為3位二進制數(shù)，X為輸入，Z為輸出，要求二者之間有下述關系：當3≤X≤6時，Z=X+1；X＜3時，Z?=

0；X?＞6時，Z?=

3。試用一片3-8線譯碼器和適當門電路構成實現(xiàn)上述要求的邏輯電路。解：（1）按題意列出真值表，如表8-12所示。

表8-12例8-10真值表（2）由真值表寫出輸出變量Z的表達式并化成最小項之和形式，并與譯碼器輸出信號表達式進行比較可得（3）確定譯碼器輸入端的邏輯變量，令譯碼器輸入端A2A1A0=X2X1X0。（4）畫出邏輯圖如圖8-20所示。

圖8-20例8-10邏輯圖

【例8-11】試用兩片3/8線譯碼器74LS138構成4/16線譯碼器。

解：級聯(lián)圖如右圖所示。其中D3D2D1D0為4位代碼輸入端，D3是最高位，當D3=0時，譯碼器（Ⅰ）工作，D3=1時，譯碼器（Ⅱ）工作。因此，可用D3作為選通信號，分別控制兩個譯碼器輪流工作。圖8-21例8-11邏輯圖

圖8-225片74LS138級聯(lián)擴展成5-32線譯碼器的連線圖

3.十進制譯碼器

將8421BCD碼翻譯成10個對應的十進制數(shù)碼的電路稱為十進制譯碼器，也叫二-十進制譯碼器，它屬于4/10線譯碼器。圖8-23示出了集成4/10線譯碼器74LS42的引腳排列圖。它的輸入為4位二進制代碼A3A2A1A0，A3為最高位，A0為最低位，并且是原碼輸入；輸出信號是～，共10個信號輸出端，低電平有效。圖8-23十進制譯碼器74LS42的引腳排列圖4.顯示譯碼器

在實際中，被譯出的信號經(jīng)常需要直觀地顯示出來，這就需要顯示譯碼器。顯示譯碼器通常由譯碼電路、驅動電路和顯示器等組成。（1）顯示器在數(shù)字系統(tǒng)中，廣泛使用七段字符顯示器，或稱七段數(shù)碼管顯示器。常用的七段顯示器有半導體數(shù)碼管顯示器（LED）和液晶顯示器（LCD。

圖8-24是七段顯示器的示意圖，它由a～g七個光段組成，每個光段都是一個發(fā)光二極管，。根據(jù)需要，可讓其中的某些段發(fā)光，即可顯示出數(shù)字0～15。圖8-24七段顯示器

圖8-25字符顯示

七段顯示器分共陰極接法和共陽極接法，分別如圖8-26（a）和（b）所示。當共陰極接法時，若需某段發(fā)光，則需使該段（a、b、…g）為高電平；當共陽極接法時，若需某段發(fā)光，則需使該段（a、b、…g）為低電平。圖8-26發(fā)光二極管的接法（2）集成4線-7段譯碼器4線-7段集成譯碼器74LS247的輸入是8421BCD碼A3A2A1A0，并且是原碼；輸出是、、、、、、，低電平有效，它要與共陽極接法的顯示器配合使用。表8-13和圖8-27分別是74LS247的功能表（真值表）和引腳排列圖。下面對其中的幾個功能端作一下介紹：圖8-2774LS247引腳排列圖表8-1374LS247功能表

為燈測試輸入端，低電平有效。當=0時，無論A3～A0為何種輸入組合，～的狀態(tài)均為0，七段數(shù)碼管全部發(fā)光，用以檢查七段顯示器各字段是否能正常發(fā)光。

為滅零輸入端，當=0時，若A3A2A1A0=0000，則所有光段均滅，用以熄滅不必要的零，以提高視讀的清晰度。例如03.20，前后的兩個零是多余的，可以通過在對應位加滅零信號（=0）的方法去掉多余的零。

為消隱輸入/滅零輸出端（一般共用一個輸出端）。為消隱輸入端，它是為了降低顯示系統(tǒng)的功耗而設置的，當=0時，無論、及數(shù)碼輸入A3～A0狀態(tài)如何，輸出～狀態(tài)均為1，七段數(shù)碼管全滅，不顯示數(shù)字；當=1時，顯示譯碼器正常工作。正常顯示情況下，必須接高電平或開路，是級別最高的控制信號。為滅零輸出端，它主要用作滅零指示，當該片輸入A3A2A1A0

=0000并熄滅時，=0，將其引向低位片的滅零輸入端，允許低一位滅零。反之，=1，說明本位處于顯示狀態(tài)，就不允許低一位滅零。

將滅零輸入端和滅零輸出端配合使用，即可實現(xiàn)多位十進制數(shù)碼顯示系統(tǒng)的整數(shù)前和小數(shù)后的滅零控制。圖8-29示出了滅零控制的連接方法，其整數(shù)部分是將高位的與后一位的相連，而小數(shù)部分是將低位的與前一位的相連。在此電路的整數(shù)顯示部分，最高位譯碼器的接地，端始終處于有效電平，一旦此位的輸入為0，就將進行滅零作，并通過端將滅零輸出的低電平向后一位傳遞，開啟后一位的滅零功能。同樣，在小數(shù)顯示部分，最低位譯碼器的滅零輸入端端始終處于有效電平，一旦此位的輸入為0，就將進行滅零操作，并通過將滅零輸出的低電平向前傳遞，開啟前一位的滅零功能。依此方法，就可把整數(shù)前和小數(shù)后的多余的零滅掉。例如，若七位數(shù)為0042.300，則顯示42.3；若為9113.101則顯示9113.101；若為0513.072則顯示513.072；若為6103.140則顯示6103.14。

圖8-28有滅零功能的數(shù)碼顯示系統(tǒng)

【補充例題】七段顯示譯碼器電路如下圖（a）所示，對應圖（b）所示輸入波形，試確定顯示器顯示的字符序列是什么？

解：

74HC4511是七段顯示譯碼電路，又稱四線-七段鎖存譯碼器。它能將輸入的BCD標準代碼變換成七段數(shù)碼管所需的碼信號。其中四線D3～D0為BCD碼輸入端，高電平有效，D3為高位輸入端，D0為低位端，七段a～g輸出高電平以驅動共陰極數(shù)碼管發(fā)光，LE為鎖存控制端，高電平時能夠鎖存輸入的BCD碼，LT為燈測試控制端，低電平有效，BI為消隱控制端，低電平有效。當LE=0時，圖（a）所示譯碼器能正常工作，顯示的字符序列為0、1、6、9、4；當LE由0跳變?yōu)?時，數(shù)字4被鎖存，所以持續(xù)顯示4。1.半加器和全加器加法器分半加器和全加器。所謂半加，是指兩個1位二進制數(shù)相加，沒有低位來的進位的加法運算，實現(xiàn)半加運算的電路稱半加器。全加是指兩個同位的加數(shù)和來自低位的進位3個數(shù)相加的運算，實現(xiàn)全加的電路叫全加器。例如，兩個4位二進制數(shù)A=A3A2A1A0=1011，B=B3B2B1B0=1110相加，其豎式運算如下：

1011……A1110……B+）1110……來自低位的進位

11001

由豎式可以看出，A、B兩數(shù)的最低位（最右邊一位）進行的是半加運算，即只有A0和B0兩個數(shù)相加，沒有低位來的進位；而左邊三位都是帶進位的加法運算，都是三個數(shù)相加，是全加運算。半加器和全加器的邏輯符號分別如圖8-29（a）、（b）所示。

8.2.3加法器圖8-29加法器的圖形符號

如果用Ai、Bi表示A、B兩個數(shù)的第i位，用Ci-1表示來自低位（第i–1位）的進位，用Si表示全加和，用Ci表示送給高位（第i+1位）的進位，那么根據(jù)全加運算的規(guī)則便可以列出全加器的真值表，如表8-14所列。

表8-14全加真值表

根據(jù)真值表可得：

若用與門、或門實現(xiàn)，則可根據(jù)上述Si和Ci的表達式直接畫出如圖8-30所示的邏輯電路圖。圖8-30用與門、或門構成的全加器

在表8-14中，合并函數(shù)值為0的項并化簡即可得到和的最簡與或表達式再取反后，得用與或非門實現(xiàn)的邏輯電路圖如圖8-31所示。

圖8-31用與或非門和非門構成的全加器2.集成全加器及其應用

74H183、74LS183是集成雙全加器，它是在1個芯片中封裝了兩個功能相同且相互獨立的全加器，引腳排列圖如圖8-32所示，圖中“NC”表示沒有用的“空引腳”。圖8-32全加器74LS183的引腳排列圖

把4個全加器（例如兩片74LS183）依次級聯(lián)起來，便可構成4位串行進位加法器，如圖8-33所示。串行進位加法器電路結構簡單，工作過程的分析一目了然，但工作速度教低。為了提高工作速度，出現(xiàn)了超前進位加法器。

圖8-334位串行進位加法器

與加法器類似，減法器也有半減器和全減器之分。表8-15（a）、（b）分別是半減器和全減器的真值表，參照前面對全加器的討論，讀者可自行設計出半減器和全減器的邏輯電路圖。表8-15（a）半減器的真值表表8-15（b）全減器的真值表

比較兩個二進制數(shù)A和B大小關系的電路稱為數(shù)值比較器。比較的結果有3種情況，A＞B、A=B、A＜B，分別通過3個輸出端給以指示。1.1位數(shù)值比較器

1位數(shù)值比較器是比較兩個1位二進制數(shù)大小關系的電路。它有兩個輸入端A和B，3個輸出端Y0（A＞B）、Y1（A=B）和Y2（A＜B）。根據(jù)1位數(shù)值比較器的定義，可列出真值表如表8-16所列。根據(jù)表8-16可得

畫出邏輯圖，如圖8-34所示。

8.2.4數(shù)值比較器

表8-161位數(shù)值比較器真值表

圖8-341位數(shù)值比較器邏輯圖

2.4位數(shù)值比較器

4位數(shù)值比較器是比較兩個4位二進制數(shù)大小關系的電路，一般由4個1位數(shù)值比較器組合而成。輸入是兩個相比較的4位二進制數(shù)A=A3A2A1A0

、B=B3B2B1B0，輸出同1位數(shù)值比較器，也是3個輸出端。其真值表如表8-17所列。

表8-174位數(shù)值比較器的真值表

分析表8-18可以看出：（1）4位數(shù)值比較器實現(xiàn)比較運算是依照“高位數(shù)大則該數(shù)大，高位數(shù)小則該數(shù)小，高位相等看低位”的原則，從高位到低位依次進行比較而得到的。（2）I（A＞B）、I（A=B）、I（A＜B）是級聯(lián)輸入端，應用級聯(lián)輸入端可以擴展比較器的位數(shù)，方法是將低位片的輸出Y0（A＞B）、Y1（A=B）和Y2（A＜B）分別與高位片的級聯(lián)輸入端I（A＞B）、I（A=B）、I（A＜B）相連。不難理解，只有當高位數(shù)相等，低4位比較的結果才對輸出起決定性的作用。3.集成數(shù)值比較器及其應用

74LS85是集成4位數(shù)值比較器，圖8-35是它的引腳排列圖。圖8-3574LS85的引腳排列圖

圖8-36所示是用兩片4位數(shù)值比較器74LS85組成8位數(shù)值比較器。根據(jù)以上分析，兩片數(shù)值比較器級聯(lián)，只要將低位片的輸出Y0(A＞B)、Y1(A=B)和Y2(A＜B)分別與高位片的級聯(lián)輸入端I(A＞B)、I(A=B)、I(A＜B)相連，再將低位片的I(A＞B)、I(A＜B)接地，I(A=B)接高電平即可。圖8-36數(shù)值比較器級聯(lián)圖

圖8-36實際是采用串聯(lián)方式擴展數(shù)值比較器的位數(shù)，當位數(shù)較多且要滿足一定的速度要求時，可以采取并聯(lián)方式。

圖8-37所示為16位數(shù)值比較器的原理圖。比較方法是：采用兩級比較方式，將16位數(shù)按高低位次序分成4組，每組4位，各組的比較是并行進行的。將每組的比較結果再經(jīng)4位比較器進行比較后得出結果。顯然，從數(shù)據(jù)輸入到穩(wěn)定輸出只需兩倍的4位比較器的延遲時間，若用串聯(lián)方式，則16位的數(shù)值比較器從輸入到穩(wěn)定輸出需要4倍的4位比較器的延遲時間。圖8-37并聯(lián)方式擴展數(shù)值比較器的位數(shù)

【例8-12】

試用數(shù)值比較器74HC85設計個8421BCD碼有效性測試電路，當輸入為8421BCD碼時，輸出為1，否則為0。

解：

8421BCD碼的范圍是0000～1001，即所有有效的8421BCD碼均小于1010。用74HC85構成的測試電路如圖8-38所示，當輸入的8421BCD碼小于1010時，F(xiàn)A＜B

輸出為1，否則為0。圖8-38例8-12電路

【例8-13】試用數(shù)值比較器74HC85和必要的邏輯門設計一個余3碼有效性測試電路，當輸入為余3碼時，輸出為1，否則為0。

解：余3碼的范圍是0011～1100。因此，需要用兩片74HC85和一個或非門構成測試電路，如下圖所示，當輸入數(shù)碼在0011～1100范圍內(nèi)，片（1）的FA＞B

和片（2）的FA＜B

均為0，或非門的輸出L為1，超出此范圍L為0。圖8-39例8-13電路

根據(jù)輸入地址碼的不同，從多路輸入數(shù)據(jù)中選擇一路進行輸出的電路稱為數(shù)據(jù)選擇器。又稱多路開關。在數(shù)字系統(tǒng)中，經(jīng)常利用數(shù)據(jù)選擇器將多條傳輸線上的不同數(shù)字信號按要求選擇其中之一送到公共數(shù)據(jù)線上。圖8-40是數(shù)據(jù)選擇器的結構框圖。設地址輸入端有n個，這n個地址輸入端組成n位二進制代碼，則輸入端最多可有2n個輸入信號，但輸出端卻只有一個。根據(jù)輸入信號的個數(shù)，數(shù)據(jù)選擇器可分為4選1、8選1、16選1數(shù)據(jù)選擇器等。

8.2.5數(shù)據(jù)選擇器器

圖8-40數(shù)據(jù)選擇器框圖

1.4選1數(shù)據(jù)選擇器

圖8-41（a）是4選1數(shù)據(jù)選擇器的邏輯圖，圖（b）是其框圖。圖中D0～D3為4個數(shù)據(jù)輸入端，Y為輸出端，A1A0為地址輸入端，S為選通（使能）輸入端，低電平有效。圖8-414選1數(shù)據(jù)選擇器

分析圖8-41（a）所示電路，可寫出輸出信號Y的表達式當S=0時，Y=0，數(shù)據(jù)選擇器不工作；

當S=1時，，此時，根據(jù)地址碼A1A0的不同，將從D0～D3中選出1個數(shù)據(jù)輸出。如果地址碼A1A0依次改變，由00→01→10→11，則輸出端將依次輸出D0、D1、D2、D3，這樣就可以將并行輸入的代碼變?yōu)榇休敵龅拇a了。

4選1數(shù)據(jù)選擇器的典型電路是74LS153。74LS153實際上是雙4選1數(shù)據(jù)選擇器，其內(nèi)部有兩片功能完全相同的4選1數(shù)據(jù)選擇器，表8-18是它的真值表。是選通輸入端，低電平有效。表8-1874LS153的功能表

74LS153的引腳排列圖和邏輯符號分別如圖8-42（a）、（b）所示。圖8-42集成雙4選1數(shù)據(jù)選擇器74LS153

2.8選1數(shù)據(jù)選擇器

集成8選1數(shù)據(jù)選擇器74LS151也有一個使能端，低電平有效；兩個互補輸出端Y和，其輸出信號相反。其表達式可寫為

當ST=0時，Y=0，數(shù)據(jù)選擇器不工作；當ST=1時，根據(jù)地址碼A2A1A0的不同，將從D0～D7中選出一個數(shù)據(jù)輸出。圖8-43所示為74LS151的引腳排列圖和邏輯符號。圖8-43集成8選1數(shù)據(jù)選擇器74LS1513.數(shù)據(jù)選擇器的典型應用

（1）數(shù)據(jù)選擇器的功能擴展利用選通端及外加輔助門電路可以實現(xiàn)數(shù)據(jù)選擇器的功能擴展，以達到擴展通道的目的。例如，用兩個4選1數(shù)據(jù)選擇器（可選1片74LS153）通過級聯(lián)，構成8選1數(shù)據(jù)選擇器，其連線圖如圖8-44所示。當A=0時，選中第一塊4選1數(shù)據(jù)選擇器，根據(jù)地址碼BC的組合，從D0～D3中選一路數(shù)據(jù)輸出；當A=1時，選中第二塊，根據(jù)BC的組合，從D4～D7中選一路數(shù)據(jù)輸出。圖8-448選1數(shù)據(jù)選擇器連接圖

再如，用兩片8選1數(shù)據(jù)選擇器（74LS151）通過級聯(lián)，可以擴展成16選1數(shù)據(jù)選擇器，連線圖如圖8-45所示。用4片74LS151和1片74LS139可以構成32選1數(shù)據(jù)選擇器。74LS139是2/4線譯碼器，是使能端，低電平有效。

圖8-4516選1數(shù)據(jù)選擇器連線圖

（2）實現(xiàn)邏輯函數(shù)用數(shù)據(jù)選擇器也可以實現(xiàn)邏輯函數(shù)，這是因為數(shù)據(jù)選擇器輸出信號邏輯表達式具有以下特點：①具有標準與或表達式的形式；②提供了地址變量的全部最小項；③一般情況下，輸入信號Di可以當成一個變量處理。而且我們知道，任何組合邏輯函數(shù)都可以寫成唯一的最小項表達式的形式，因此，從原理上講，應用對照比較的方法，用數(shù)據(jù)選擇器可以不受限制地實現(xiàn)任何組合邏輯函數(shù)。如果函數(shù)的變量數(shù)為k，那么應選用地址變量數(shù)為n=k或n=k-1的數(shù)據(jù)選擇器。

【例8-14】

用數(shù)據(jù)選擇器實現(xiàn)下列函數(shù)

解：函數(shù)變量個數(shù)為4，則可選用地址變量為3的8選1數(shù)據(jù)選擇器實現(xiàn)，這里選用74LS151。將函數(shù)F的前三個變量A、B、C作為8選1數(shù)據(jù)選擇器的地址碼A2A1A0，剩下一個變量D作為數(shù)據(jù)選擇器的的輸入數(shù)據(jù)。已知8選1數(shù)據(jù)選擇器的邏輯表達式為

比較Y與F的表達式可知：

D0=D1=D

D2=1D3=0D4=DD5=D6=1D7=0根據(jù)以上結果畫出連線圖，如圖8-46所示。

圖8-46例8-14連線圖

【例8-15】試用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)F=AB+BC+AC。

解：將函數(shù)表達式Y整理成最小項之和形式

F=AB+BC+AC

比較邏輯表達式F和8選1數(shù)據(jù)選擇器的邏輯表達式Y，最小項的對應關系為F=Y，則A=A2，B=A1，C=A0，Y中包含F(xiàn)的最小項時，函數(shù)Dn=1，未包含最小項時，Dn=0。于是可得

D0=D1=D2=D4=0D3=D5=D6=D7=1

根據(jù)上面分析的結果，畫出連線圖，如圖8-47所示。圖8-47例8-15連線圖

根據(jù)輸入地址碼的不同，將一個數(shù)據(jù)源輸入的數(shù)據(jù)傳送到多個不同輸出通道的電路稱為數(shù)據(jù)分配器，又叫多路分配器。根據(jù)輸出端的個數(shù)，數(shù)據(jù)分配器可分為1路-4路、1路-8路、1路-16路數(shù)據(jù)分配器等。下面以1路-4路數(shù)據(jù)分配器為例介紹。

8.2.6數(shù)據(jù)分配器

圖8-48所示為1路-4路數(shù)據(jù)分配器的結構框圖。其中，1個輸入數(shù)據(jù)用D表示；兩個地址輸入端用A1A0表示；4個數(shù)據(jù)輸出端，用Y0、Y1、Y2、Y3表示。圖8-481-4路數(shù)據(jù)分配器的結構框圖

令A1A0=00時，選中輸出端Y0，即Y0=D；A1A0=01時，選中輸出端Y1，即Y1=D；A1A0=10時，選中輸出端Y2，即Y2=D；A1A0=11時，選中輸出端Y3，即Y3=D。根據(jù)此約定，可列出真值表如表8-19所列。

表8-191-4路數(shù)據(jù)分配器的真值表

由表8-19所列真值表，可直接得到根據(jù)上式可畫出如圖8-49所示的邏輯電路圖。

圖8-491-4路分配器邏輯圖

數(shù)據(jù)分配器可以用唯一地址譯碼器實現(xiàn)。例如，用3/8線譯碼器74LS138作數(shù)據(jù)分配器，可以根據(jù)輸入端A2A1A0的不同狀態(tài)，把數(shù)據(jù)分配到8個不同的通道上去，即實現(xiàn)1路-8路數(shù)據(jù)分配器的作用。用74LS138作為數(shù)據(jù)分配器的邏輯原理圖如圖8-50所示。

圖8-50用74LS138作為數(shù)據(jù)分配器

圖8-51（a）所示電路中，若輸入信號A、B的波形分別如圖（b）和（c）所示，理想情況下，輸出Y的波形分別如圖（b）和（c）所示，Y=0。8.3

組合電路中的競爭-冒險現(xiàn)象

8.3.1競爭-冒險現(xiàn)象的概念及產(chǎn)生原因

圖8-51電路及波形

實際門電路是有延遲的。當輸入信號A經(jīng)反相器G1成為B信號時，這個過程需要經(jīng)過G1的傳輸延遲時間，B信號的變化落后于A信號的變化，當A由低電平變?yōu)楦唠娖綍r，B還處于高電平狀態(tài)，這一瞬間，Y出現(xiàn)了過渡干擾脈沖（又稱毛刺）。如圖8-52（a）所示。一般來說，當有關門的輸入