IEEE1394物理層核的設(shè)計(jì)與驗(yàn)證的開題報(bào)告

IEEE1394物理層核的設(shè)計(jì)與驗(yàn)證的開題報(bào)告一、選題背景及意義國際標(biāo)準(zhǔn)化組織（ISO）推出了許多高速串行總線的標(biāo)準(zhǔn)，其中包括了IEEE1394總線（也被稱為FireWire或i.LINK）。IEEE1394是一種高速的串行總線，可以在數(shù)字音頻、視頻，以及計(jì)算機(jī)網(wǎng)絡(luò)等多個(gè)領(lǐng)域得到廣泛應(yīng)用。本選題的主要目的是基于VHDL語言進(jìn)行IEEE1394物理層核的設(shè)計(jì)與驗(yàn)證，以實(shí)現(xiàn)一種可用于高速數(shù)字音像傳輸?shù)男酒?。二、研究?nèi)容與技術(shù)路線1.研究內(nèi)容（1）研究IEEE1394總線的基本原理和標(biāo)準(zhǔn)，了解傳輸協(xié)議及物理層的特點(diǎn)和要求。（2）設(shè)計(jì)、實(shí)現(xiàn)IEEE1394物理層的ASIC芯片，主要包括發(fā)射端和接收端，其中發(fā)射端部分主要包括碼型生成電路和時(shí)鐘恢復(fù)電路；接收端部分主要包括信號檢測電路和解碼電路。其中，碼型生成電路主要實(shí)現(xiàn)將輸入數(shù)據(jù)流轉(zhuǎn)換成IEEE1394總線所要求的信號碼型；時(shí)鐘恢復(fù)電路實(shí)現(xiàn)從數(shù)據(jù)流中恢復(fù)時(shí)鐘，包括數(shù)據(jù)鎖相、編碼鎖相、時(shí)鐘鎖相等步驟。（3）設(shè)計(jì)一個(gè)高速數(shù)據(jù)收發(fā)系統(tǒng)，以測試該芯片的性能。2.技術(shù)路線（1）研究IEEE1394總線的基本原理和標(biāo)準(zhǔn)，了解傳輸協(xié)議及物理層的特點(diǎn)和要求。（2）基于Xilinx平臺，采用VHDL語言進(jìn)行物理層核的設(shè)計(jì)。（3）使用ModelSim仿真軟件，對設(shè)計(jì)的電路進(jìn)行驗(yàn)證；使用NiosII軟件進(jìn)行FPGA編程，將芯片在FPGA上進(jìn)行驗(yàn)證。（4）通過FPGA驗(yàn)證，對ASIC芯片進(jìn)行后續(xù)設(shè)計(jì)和實(shí)現(xiàn)。三、擬采用的技術(shù)和方法1.采用VHDL語言進(jìn)行電路設(shè)計(jì)，模擬實(shí)現(xiàn)ASIC芯片。2.使用ModelSim仿真軟件，驗(yàn)證設(shè)計(jì)的電路的正確性。3.使用NiosII軟件進(jìn)行FPGA編程，對芯片進(jìn)行驗(yàn)證。四、預(yù)期成果1、基于VHDL語言實(shí)現(xiàn)的IEEE1394物理層核。2、能夠?qū)崿F(xiàn)高速數(shù)字音像傳輸?shù)男酒到y(tǒng)。3、對ASIC芯片的設(shè)計(jì)和實(shí)現(xiàn)提供參考。五、研究進(jìn)度安排1.2022年6月-2022年9月：研究IEEE1394總線的標(biāo)準(zhǔn)，了解傳輸協(xié)議及物理層的特點(diǎn)和要求；基于VHDL語言進(jìn)行電路設(shè)計(jì)。2.2022年10月-2022年12月：使用ModelSim仿真軟件，對設(shè)計(jì)的電路進(jìn)行驗(yàn)證；使用NiosII軟件進(jìn)行FPGA編程，對芯片進(jìn)行驗(yàn)證。3.2023年1月-2023年3月：對驗(yàn)證結(jié)果進(jìn)行分析和總結(jié)，進(jìn)行ASIC芯片的后續(xù)設(shè)計(jì)和實(shí)現(xiàn)。4.2023年4月-2023年5月：完成開題報(bào)告，并進(jìn)行驗(yàn)收。六、參考文獻(xiàn)[1]IEEEStandardforaHigh-PerformanceSerialBus,1394-1995.[2]IEEEStandardforaHigh-PerformanceSerialBusAmendment1:P1394aSupplement,1394a-2000.[3]TanyaPurnimaSinha，KamalakantaMahapatra.HighSpeedDSPArchitectureforIEEE1394SerialBusController[C].IEEEInternationalConferenceonMul