組合邏輯電路的分析和設(shè)計：多路選擇器和多路分配器

3.5

多路選擇器和多路分配器3.5.1

多路選擇器(MUX)

在數(shù)字系統(tǒng)中，有時需要將多路數(shù)字信息分時地從一條通道傳送，完成這一功能的電路稱為多路數(shù)據(jù)選擇器(Multiplexer，簡稱MUX)。1.MUX功能描述(1)數(shù)據(jù)選擇器框圖功能類似于一個單刀多擲開關(guān)。數(shù)據(jù)選擇器框圖有n位地址輸入、2n位數(shù)據(jù)輸入、1位輸出。在地址輸入的控制下，從多路輸入數(shù)據(jù)中選擇一路輸出。等效電路常用的數(shù)據(jù)選擇器有2選1、4選1、8選1、16選1等。數(shù)據(jù)選擇器框圖等效電路n個地址輸入端可選擇2n路輸入數(shù)據(jù)，稱為2n選1多路選擇器。(2)4選1數(shù)據(jù)選擇器a.4選1數(shù)據(jù)選擇器的邏輯圖及符號ENA1

A0Y0000100011011××D0D1D2D30b.4選1數(shù)據(jù)選擇器的功能表c.4選1數(shù)據(jù)選擇器的輸出表達式式中，mi是地址變量A1、A0所對應的最小項，稱地址最小項。74LS2536543110111213152141D11D01D21D31EN2D12D02D22D32ENA1A0791Y2Y(3)中規(guī)模雙4選1數(shù)據(jù)選擇器74LS253a.74LS253及符號

選擇器由兩個完全相同的4選1數(shù)據(jù)選擇器構(gòu)成。

1D0～1D3、2D0～2D3是兩組獨立的數(shù)據(jù)輸入端；1Y、2Y分別為兩組獨立的輸出端；A1和A0是共用地址輸入端。1EN

和2EN分別是兩路選通輸入端。74LS2536543110111213152141D11D01D21D31EN2D12D02D22D32ENA1A0791Y2Y選通信號等于‘1’時，選擇器被禁止。選通信號為‘0’時，選擇器把與地址碼相應的一路數(shù)據(jù)選送到輸出端。b.輸出邏輯表達式n為地址端個數(shù)；式中mi是地址輸入端的最小項；Di表示對應的數(shù)據(jù)輸入端。c.功能表74LS2536543110111213152141D11D01D21D31EN2D12D02D22D32ENA1A0791Y2Y地址選通數(shù)據(jù)輸出A1

A0ENDY××0001101110000×D0~D3D0~D3D0~D3D0~D3(Z)D0D1D2D3選擇器被禁止時，輸出為高阻狀態(tài)(用Z表示)。

74LS251、74LS253、74LS257是三態(tài)MUX。a.8選1MUX的邏輯符號(4)8選1MUXb.輸出表達式ENA2

A1A0Y100000000×××000001010011100101110

1110D0D1D2D3D4D5D6D7c.8選1MUX的功能表c.16選1MUX(5)常用的MUX的型號a.雙4選1MUX74LS253、74153和MC14539B等b.8選1MUX74LS151、74152、74251和CD4512B等；74LS150、74850和74851等2.MUX的擴展74LS2531D11D01D21D31EN2D12D02D22D32ENA1A01Y2Y1D1D0D2D3D5D4D6D7A1A01A27404a.一片74LS253和若干門電路可將雙4選1MUX擴展為一個8選1的MUX。74LS2531D11D01D21D31EN2D12D02D22D32ENA1A01Y2Y1D1D0D2D3D5D4D6D7A1A01A27404由于未選通的MUX輸出端為高阻，因此可以將兩個MUX的輸出端直接連在一起。74LS2531D11D01D21D31EN2D12D02D22D32ENA1A01Y2Y1D1D0D2D3D5D4D6D7A1A01A27404A2=0A2=1當A2A1A0為100~111時，選通2D0~2D3。由圖可知：當A2A1A0為000~011時，選通1D0~1D3。b.用兩塊8選1數(shù)據(jù)選擇器74LS151構(gòu)成16選1數(shù)據(jù)選擇器

選擇器74LS151被禁止時，輸出為零而非高阻狀態(tài)。因此，輸出不能直接相聯(lián)。

3.數(shù)據(jù)選擇器的典型應用(1)作數(shù)據(jù)選擇，以實現(xiàn)多路信號分時傳送。(2)實現(xiàn)組合邏輯函數(shù)。(4)產(chǎn)生序列信號。(3)在數(shù)據(jù)傳輸時實現(xiàn)并—串轉(zhuǎn)換。(1)在數(shù)據(jù)傳輸時實現(xiàn)并—串轉(zhuǎn)換74151432115141312910117D1D0D2D3D5D4D6D7ENA1A056YA2L000~11111011001數(shù)字量輸入tLO11011001

當A2A1A0由000~111循環(huán)變化時，8位并行輸入數(shù)據(jù)依次傳送到輸出端，被轉(zhuǎn)換為串行數(shù)據(jù)輸出。輸入數(shù)據(jù)D0~D7為11011001在輸出端得到的串行數(shù)據(jù)波形(2)實現(xiàn)單輸出函數(shù)

而任何一個具有l(wèi)個輸入變量的邏輯函數(shù)都可以用最小項之和來表示，即對于n個地址輸入的MUX，其表達式為其中mi是由地址變量An-1、…、A1、A0組成的地址最小項。這里的mi是由函數(shù)的輸入變量A、B、C、…組成的最小項。因此，用MUX實現(xiàn)函數(shù)的關(guān)鍵在于如何確定Di的對應值。比較Y和L的表達式可以看出:只要將邏輯函數(shù)的輸入變量A、B、C、

…加至數(shù)據(jù)選擇器地址輸入端，并適當選擇Di的值，使L=Y，就可以用MUX實現(xiàn)函數(shù)L。代數(shù)法和卡諾圖法。確定Di的對應值常用的方法有兩種：

當l＜n時，將MUX的高位地址輸入端不用(接0或1)，其余同上。a.當l≤n時l為函數(shù)的輸入變量數(shù)，n為選用的MUX的地址輸入端數(shù)。

當l=n時，只要將函數(shù)的輸入變量A、B、C、…依次接到MUX的地址輸入端，根據(jù)函數(shù)L所需要的最小項，確定MUX中Di的值(0或1)即可；(a)代數(shù)法[解]二變量異或表示式為[例1]用四選一數(shù)據(jù)選擇器實現(xiàn)二變量異或表示式。4選1的MUX的邏輯功能表達式令L中的AB=A1A0取D0=D3=0；D1=D2=1邏輯電路圖即可用四選一數(shù)據(jù)選擇器實現(xiàn)二變量異或[解]三變量多數(shù)表決器真值表及八選一數(shù)據(jù)選擇器功能表。取[例2]用八選一數(shù)據(jù)選擇器實現(xiàn)三變量多數(shù)表決器。A2A1A0FDi00000101001110010111011100010111D0D1D2D3D4D5D6D7邏輯電路圖[例3]試用MUX實現(xiàn)下面的邏輯函數(shù)[解]先將原函數(shù)寫成最小項之和的形式，則有再與8選1的MUX的邏輯功能表達式比較當Y式中D1=D4=D6=0；D0=D2=D3=D5=D7=1時，即可實現(xiàn)L的邏輯函數(shù)。令L中的CBA=A2A1A0，L=Y，74LS151D1D0D2D3D5D4D6D7ENA1A0YA2L+VCCABC邏輯圖

然后在卡諾圖上確定地址變量控制范圍，即輸入數(shù)據(jù)區(qū)；(b)卡諾圖法卡諾圖法比較直觀且簡便，其方法是：首先選定地址變量；最后由數(shù)據(jù)區(qū)確定每一數(shù)據(jù)輸入端的連接。[例4]用八選一數(shù)據(jù)選擇器實現(xiàn)三變量多數(shù)表決器。[解]設(shè)三變量分別為A2、A1、A0畫卡諾圖在控制范圍內(nèi)求得Di數(shù)：選定A2A1A0為地址變量，確定地址變量控制范圍。D0D2D6D4結(jié)果與代數(shù)法所得結(jié)果相同。D1D3D7D5D0=0,D1=0,D2=0,D3=1，D4=0,D5=1,D6=1,D7=1。

如果從l個輸入變量中選擇n個直接作為MUX的地址輸入，那么，多余的(l-n)個變量就要反映到MUX的數(shù)據(jù)輸入Di端，即Di是多余輸入變量的函數(shù)，簡稱余函數(shù)。b.當l＞

n時因此這種設(shè)計的關(guān)鍵是如何求出余函數(shù)。

確定余函數(shù)可以采用代數(shù)法或K(卡諾)圖法。[例5]用四選一數(shù)據(jù)選擇器實現(xiàn)三變量多數(shù)表決器。[解]設(shè)三變量分別為A、B、C(1)代數(shù)法令A1A0=AB，則首先選擇地址輸入由此可得D0=0,D1=C,D2=C,D3=1。在控制范圍內(nèi)求得Di數(shù)：D0=0,D1=C,D2=C,D3=1。選定AB為地址變量，確定地址變量控制范圍。D0D0D1D1D3D3D2D2結(jié)果與代數(shù)法所得結(jié)果相同。畫卡諾圖(2)卡諾圖法[例6]試用4選1MUX實現(xiàn)三變量函數(shù)：用代數(shù)法將F的表達式變換為與Y相應的形式：

[解1]代數(shù)法令A1A0=AB，則多余輸入變量為C，余函數(shù)Di=f(C)。(1)首先選擇地址輸入(2)確定余函數(shù)Di將F與Y對照可得邏輯圖

[解2]K圖法選擇4選1MUX的地址輸入A1A0=AB求出余函數(shù)Di的值：D0=1,D1=C,D2=C,D3=0[解]選地址A1A0變量為AB，則變量CD將反映在數(shù)據(jù)輸入端，如圖所示。

[例7]用四選一數(shù)據(jù)選擇器實現(xiàn)如下邏輯函數(shù)：

F=∑(0,1,5,6,7,9,10,14,15)邏輯圖

[例8]利用數(shù)據(jù)選擇器實現(xiàn)分時傳輸。要求用數(shù)據(jù)選擇器分時傳送四位8421BCD碼，并譯碼顯示。[解]通常一個數(shù)碼管需要一個七段譯碼顯示器。若利用數(shù)據(jù)選擇器組成動態(tài)顯示，則若干個數(shù)據(jù)管可共用一片七段譯碼顯示器。用四片四選一，四位8421BCD碼連接如下：個位全送至MUX的D0位，十位送D1,百位送D2,千位送D3。當?shù)刂反a為00時，數(shù)據(jù)選擇器傳送的是8421BCD碼的個位。當?shù)刂反a為01、10、11時分別傳送十位、百位、千位。經(jīng)譯碼后就分別得到個位、十位、百位、千位的七段碼。當A1A0=00時，Y0=0，則個位數(shù)碼管亮。其它依次類推為十位、百位、千位數(shù)碼管亮。哪一個數(shù)碼管亮，受地址碼經(jīng)2-4譯碼器的輸出控制。當A1A0=00~11時，譯碼器顯示3079。只要地址變量變化周期大于25次/s，人的眼睛就無明顯閃爍感。

多路分配器與數(shù)據(jù)選擇器相反，它能夠把一條通道上的數(shù)字信息分時地按n位地址分送到2n個數(shù)據(jù)輸出端上。完成這一功能的MSI芯片稱為多路數(shù)據(jù)分配器(Demultiplexer，簡稱DMUX)。3.5.2

多路分配器(DMUX)

常用的DEMUX有1—4DEMUX，1—8DEMUX，1—16DEMUX等。a.1—4DEMUX的邏輯符號1.1—4DEMUXD為數(shù)據(jù)輸入A1、A0為地址輸入Y0~Y3為數(shù)據(jù)輸出EN為使能端ENA1

A0Y0

Y1Y2Y31××0000010100110000D0000D0000

D

0000Db.1—4DEMUX的功能表

從表看見，1—4DEMUX與2—4譯碼器功能相似，故DEMUX一般由譯碼器完成。2.2-4譯碼器74LS139構(gòu)成的1-4DMUXa.邏輯圖b.輸出表達式

因而只要改變譯碼器的地址輸入A、B，就可以將輸入數(shù)據(jù)D分配到不同的通道上去。

可見，隨著譯碼器輸入地址的改變，可使某個最小項mi為1，則譯碼器相應的輸出Yi=D