數(shù)字邏輯第3章-組合邏輯電路

3.3組合邏輯電路分析3.4組合邏輯電路設(shè)計3.5組合邏輯電路的竟爭與冒險第3章組合邏輯電路3.1邏輯門電路3.2邏輯函數(shù)的實現(xiàn)組合邏輯電路：1.定義：任何時刻電路的穩(wěn)定輸出僅與當(dāng)前的輸入值有關(guān)而與電路過去的輸入無關(guān)。２．特點電路由邏輯門組成，無記憶功能電路無反饋回路3.3.1簡單邏輯門電路1二極管與門A/vB/vY/v000.7030.7300.7333一、基本邏輯門1)與門&ABF0000101001113.1邏輯門電路2二極管或門A/vB/vY/v000032.3302.3332.32二極管或門A/vB/vY/v000032.3302.3332.33三極管非門當(dāng)輸入為低電平時，三極管處于截止狀態(tài)。當(dāng)輸入為高電平時，三極管處于飽和狀態(tài)。三極管開關(guān)等效電路2)或門≧1ABF0000111011113)非門1AF0110○二、復(fù)合邏輯門1)與非門邏輯符號:&○ABF000110111110真值表:2)或非門邏輯符號:≧1○ABF000110111000真值表:3)與或非門邏輯符號:&

≧1FABCD4)異或門ABF000110110110=15)同或門ABF000110111001=1○⊙F=AB3.2邏輯函數(shù)的邏輯門實現(xiàn)&○&○&○&○一、邏輯函數(shù)的與非門實現(xiàn)邏輯函數(shù)的與非門實現(xiàn)1○1○&○&○&○&○邏輯函數(shù)的與非門實現(xiàn)與非門多余輸入端的處理方法

(a)接電源;(b)通過R接電源;（c）與使用輸入端并聯(lián)邏輯函數(shù)的與非門實現(xiàn)二、邏輯函數(shù)的或非門實現(xiàn)≧1○≧1○1○1○1○≧1○≧1○≧1○≧1○邏輯函數(shù)的或非門實現(xiàn)或非門多余輸入端的處理方法

(a)接地;(b)通過R接地;（c）與使用輸入端并聯(lián)

或非門多余輸入端的三種處理方法:三、邏輯函數(shù)的與或非門實現(xiàn)AF&

≧1&

≧1FAB1&

≧1FAB1邏輯函數(shù)的與或非門實現(xiàn)&

≧1FAB1C

邏輯函數(shù)的與或非門實現(xiàn)=1=1=1四、邏輯函數(shù)的異或門實現(xiàn)=1=1=1邏輯函數(shù)的異或門實現(xiàn)3.兩種特殊的邏輯門1.集電極開路邏輯門輸出端可以線與?！?

1.集電極開路門（OC門）在實際使用中，可直接將幾個邏輯門的輸出端相連，這種輸出直接相連，實現(xiàn)輸出與功能的方式稱為線與。圖9所示為實現(xiàn)線與功能的電路。即

Y=Y1·Y2但是普通TTL與非門的輸出端是不允許直接相連的，因為當(dāng)一個門的輸出為高電平（Y1），另一個為低電平（Y2）時，將有一個很大的電流從UCC經(jīng)Y1到Y(jié)2，到導(dǎo)通門的T5管，如圖10所示。圖9與非門的線與連接圖圖10

TTL與非門直接線與的情況

圖11

OC門電路OC(OpenCollector)門，其電路及符號如圖11所示。T1T2￡?UCCR1T5￡?UCCR2R3YABC&ABCYRL(a)(b)

圖12

OC門線與邏輯T5的集電極是斷開的，必須經(jīng)外接電阻RL接通電源后，電路才能實現(xiàn)與非邏輯及線與功能。圖12是實現(xiàn)線與邏輯的OC門，其邏輯表達式為

圖13RL的選取

外接電阻RL的選取。假設(shè)有n個OC門接成線與的形式，其輸出負載為m個TTL與非門，如圖13所示。

當(dāng)所有OC門都為截止狀態(tài)時，輸出電壓UO為高電平，為保證輸出的高電平不低于規(guī)定值，RL不能太大。RL的最大值為

式中,n為OC門并聯(lián)的個數(shù)，m為并聯(lián)負載門的個數(shù)，IOH為OC門輸出管截止時的漏電流，IIH為負載門輸入端為高電平時的輸入漏電流。

式中,ILmax是導(dǎo)通OC門所允許的最大漏電流，IIS為負載門的輸入短路電流。綜合以上兩種情況，RL的選取應(yīng)滿足：

RLmin＜RL＜RLmax

為了減少負載電流的影響，RL值應(yīng)選接近RLmin的值。2.三態(tài)邏輯門ENABF0××高阻態(tài)1001101111011110&○○○&三態(tài)門電路、符號

三態(tài)門（TSL門）三態(tài)門，是指邏輯門的輸出除有高、低電平兩種狀態(tài)外，還有第三種狀態(tài)——高阻狀態(tài)（或稱禁止狀態(tài)）的門電路，簡稱TSL(TristateLogic)門。電路如圖所示。E為控制端或稱使能端。當(dāng)E＝1時，二極管D截止，TSL門與TTL門功能一樣：

當(dāng)E＝0時，T1處于正向工作狀態(tài)，促使T2、T5截止，同時,通過二極管D使T3基極電位鉗制在１V左右，致使T4也截止。這樣T4、T5都截止，輸出端呈現(xiàn)高阻狀態(tài)。

TSL門中控制端E除高電平有效外，還有為低電平有效的，這時的電路符號如圖(c)所示。

○EN&○EN&○EN&總線單向總線○EN&○EN&○雙向總線總線&&CSR/WI/ODD片選和讀寫控制電路讀/寫與刷新操作的CAS轉(zhuǎn)換電路&&≥1&讀/寫控制CAS刷新延時CAS一、分析方法概述組合電路的分析步驟大致如下:

１．根據(jù)給定的邏輯電路圖，寫出各輸出端的邏輯表達式；２．對各邏輯表達式進行化簡與變換３．列出真值表

4.邏輯功能的評述在分析的過程中，完成第二步即通過對輸出表達式的化簡與變換，若邏輯功能已明朗，則可通過表達式進行邏輯功能的評述；一般情況下，必須分析真值表中輸出和輸入之間取值關(guān)系，才能準確判斷電路的邏輯功能。

3.3組合邏輯電路的分析邏輯電路圖功能真值表邏輯表達式基本形式︵與或,或與︶轉(zhuǎn)換逐級電平分析法逐級邏輯分析法二、分析舉例邏輯圖邏輯表達式

1

1最簡與或表達式化簡

2

2從輸入到輸出逐級寫出最簡與或表達式

3真值表

3

4電路的邏輯功能當(dāng)輸入A、B、C中有2個或3個為1時，輸出Y為1，否則輸出Y為0。所以這個電路實際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。

4邏輯圖邏輯表達式例：最簡與或表達式真值表用與非門實現(xiàn)電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個為0，Y=1；A、B全為1時，Y=0。所以Y和A、B的邏輯關(guān)系為與非運算的關(guān)系。電路的邏輯功能如圖所示的輸入輸出都是8421BCD碼,試列出該電路的真值表,并說明其功能。≧1=11○○B(yǎng)8B4B2B1A8A4A2A1解：得表達式：00001001010101000001100001100011001001110111001000110110100000010100010110010000A8A4A2A1B8B4B2B1A8A4A2A1B8B4B2B1作真值表:對９的補數(shù)邏輯電路圖功能真值表可實現(xiàn)形式基本形式︵與或,或與︶轉(zhuǎn)換最小項表達式化簡(與非、或非)3.4組合邏輯電路設(shè)計一、設(shè)計步驟設(shè)計步驟1．邏輯抽象，建立真值表2．由真值表寫出邏輯函數(shù)表達式3．對邏輯表達式進行化簡和變換5．畫出邏輯圖4．對邏輯表達式進行化簡和變換真值表電路功能描述例1：設(shè)計一個樓上、樓下開關(guān)的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。設(shè)樓上開關(guān)為A，樓下開關(guān)為B，燈泡為Y。并設(shè)A、B閉合時為1，斷開時為0；燈亮?xí)rY為1，燈滅時Y為0。根據(jù)邏輯要求列出真值表。

1窮舉法

1二、設(shè)計舉例

2邏輯表達式或卡諾圖最簡與或表達式化簡

3

2已為最簡與或表達式

4邏輯變換

5邏輯電路圖用與非門實現(xiàn)用異或門實現(xiàn)真值表電路功能描述例2：用與非門設(shè)計一個舉重裁判表決電路。設(shè)舉重比賽有3個裁判，一個主裁判和兩個副裁判。杠鈴?fù)耆e上的裁決由每一個裁判按一下自己面前的按鈕來確定。只有當(dāng)兩個或兩個以上裁判判明成功，并且其中有一個為主裁判時，表明成功的燈才亮。設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。

1窮舉法

1

2

2邏輯表達式

3卡諾圖最簡與或表達式化簡

4

5邏輯變換

6邏輯電路圖

3化簡

4111Y=AB+AC

5

61、用與非門設(shè)計一個三變量多數(shù)表決電路2、設(shè)計三變量判奇電路3、設(shè)計一位十進制數(shù)8421BCD碼四舍五入電路4、設(shè)計一位二進制數(shù)半加器5、設(shè)計一位二進制數(shù)全加器6、用與非門和異或門設(shè)計一位二進制數(shù)全加器7、某校舉辦文藝晚會,要求男生持紅票入場,女生持黃票入場,試設(shè)計該驗票電路。1、用與非門設(shè)計一個三變量多數(shù)表決電路解:設(shè)三個變量為A、B、C真值表:ABCF00000010010001111000101111011111卡諾圖:表達式:

AB

C

00

01

11

10

0

0

01

0

1

01

1

1

電路圖:2、設(shè)計三變量判奇電路解:設(shè)三個變量為A、B、C真值表:ABCF00000011010101101001101011001111表達式:卡諾圖:=1=1BCF邏輯圖:A設(shè)計四位二進制信息的偶校驗位發(fā)生器．解:邏輯圖:=1=1BCＰA=1Ｄ設(shè)計四位二進制信息的偶校驗位檢測器．解:邏輯圖:=1=1BCＰA=1Ｄ=1Ｆ3、某校舉辦文藝晚會,要求男生持紅票入場,女生持黃票入場,試設(shè)計該驗票電路。解:性別用變量A表示

0—男生

1—女生紅票用變量B表示

0—無票

1—有票黃票用變量C表示

0—無票

1—有票得真值表:ABCF00000010010101111000101111001111&&≧1BACF邏輯圖:表達式:卡諾圖:三、組合邏輯電路設(shè)計時的幾個實際問題1、包含無關(guān)最小項的組合邏輯電路的設(shè)計１)無關(guān)最小項：邏輯函數(shù)的有些取值組合不可能出現(xiàn)，或在某些取值組合下，邏輯函數(shù)的值是0或1對電路的功能無影響，則這些取值組合對應(yīng)的最小項稱為無關(guān)最小項。2)對無關(guān)最小項的處理：在無關(guān)最小項對應(yīng)的取值組合下，邏輯函數(shù)的值是0或1對電路的功能無影響，可看成任意值，具體視電路最簡而定。

在無關(guān)最小項對應(yīng)的取值組合下，邏輯函數(shù)的值可取任意，記為d。設(shè)計一個組合邏輯電路,用于判別以余3碼表示的一位十進制數(shù)是否為合數(shù)。如：d111110111d111000110d1101001011110000100110110001101010d001011001d000101000d0000FABCDFABCD

0

0

1

0

1ABCD0001111000011110101dddddd00&○&○&○&○ABCDF用與非們設(shè)計一位十進制數(shù)8421BCD碼四舍五入電路d111110111d111010110d110110101d110000100d101100011d10100001011001000011100000000FABCDFABCD

d

1

1

1

dABCD000111100001111010dddd00010&○&○&○B(yǎng)CDFB2、多數(shù)出函數(shù)的組合邏輯電路設(shè)計

多數(shù)出函數(shù)的組合邏輯電路設(shè)計時，需找到各輸出函數(shù)的公用項，以實現(xiàn)各輸出邏輯函數(shù)的邏輯門共享，從而使邏輯電路總體最簡。例1：用邏輯門實現(xiàn)

AB

C

00

01

11

10

0

0

000

1

1

1

10

AB

C

00

01

11

10

0

0

1

0

0

1

0

1

1

0

例：今有四臺設(shè)備，每臺設(shè)備用電均為10KW，若此四臺設(shè)備由F1、F2兩臺發(fā)電機供電，其中F1功率為10KW，F(xiàn)2功率為20KW，而四臺設(shè)備的工作情況是：四臺設(shè)備不可能同時工作，但可能其中任意一至三臺工作，且至少有一臺工作，試設(shè)計一個供電控制電路，以達到節(jié)電的目的。

0

1

0

1

1d

1

0

0

1

0

1

1

01dABCD0001111000011110

1

1

1

0

1

d

1

1

1

1

1

0

0

1

0

dABCD0001111000011110F1F2解：以四臺設(shè)備的工作狀態(tài)為變量，發(fā)電機的狀態(tài)為函數(shù)

0

1

0

1

1d

1

0

0

1

0

1

1

01dABCD0001111000011110

1

1

1

0

1

d

1

1

1

1

1

0

0

1

0

dABCD0001111000011110F1F2

0

1

0

1

1d

1

0

0

1

0

1

1

01dABCD0001111000011110

1

1

1

0

1

d

1

1

1

1

1

0

0

1

0

dABCD0001111000011110F1F2算術(shù)運算電路1)半加器半加器是只考慮兩個加數(shù)本身，而不考慮來自低位進位的邏輯電路。設(shè)計一位二進制半加器,輸入變量有兩個，分別為加數(shù)A和被加數(shù)B;輸出也有兩個，分別為和數(shù)S和進位C。列真值表如表所示。半加器的真值表ABSC00011011

00101001

由真值表寫邏輯表達式：

S=C=AB

畫出邏輯圖如圖所示，(a)邏輯圖；(b)邏輯符號

2)全加器全加器是完成兩個二進制數(shù)Ai和Bi及相鄰低位的進位Ci-1相加的邏輯電路。設(shè)計一個全加器，其中，Ａi

和Ｂi分別是被加數(shù)和加數(shù)，Ｃi-1為相鄰低位的進位，Ｓi為本位的和，Ｃi為本位的進位。全加器的真值表如表所示。全加器的真值表

輸入

輸出AiBiCi-1SiCi

0000010100111001011101110010100110010111

由真值表寫出邏輯表達式＝１＝１＆○＆○＆○＆○AiＢiＣi－１ＳiＣi用與非門和異或門實現(xiàn)的全加器方案之一邏輯電路圖=1＆＆＆iAiB1-iCiSiC3P=11P2P..

邏輯符號CO?CIiAiB1-iCiSiC用與非門和異或門實現(xiàn)的全加器方案之二=1＆1iAiB1-iCiSiC=1≧1全加器

（a）邏輯圖;（b）邏輯符號

全加器的邏輯圖和邏輯符號。在下圖的邏輯符號中，CI是進位輸入端，CO是進位輸出端。四位串行進位加法器3)多位加法器

多位數(shù)相加時，要考慮進位,進位的方式有串行進位和超前進位兩種?？梢圆捎萌悠鞑⑿邢嗉哟羞M位的方式來完成，下圖是一個四位串行進位加法器。1)輸入不提供反變量的情況下,用與非門實現(xiàn)函數(shù)3、輸入不提供反變量的情況下,用與非門實現(xiàn)函數(shù)&○&○&○&○ABF2)輸入不提供反變量的情況下,用與非門實現(xiàn)函數(shù)&○&○&○&○&○ACBDBACF3)輸入不提供反變量的情況下,用與非門實現(xiàn)函數(shù)&○&○&○&○B(yǎng)ACF&○&○&○&○B(yǎng)DFC1○&○B(yǎng)CCDA1、半加器半加器和全加器能對兩個1位二進制數(shù)進行相加而求得和及進位的邏輯電路稱為半加器。加數(shù)本位的和向高位的進位2、全加器能對兩個1位二進制數(shù)進行相加并考慮低位來的進位，即相當(dāng)于3個1位二進制數(shù)相加，求得和及進位的邏輯電路稱為全加器。Ai、Bi：加數(shù)，Ci-1：低位來的進位，Si：本位的和，Ci：向高位的進位。全加器的邏輯圖和邏輯符號實現(xiàn)多位二進制數(shù)相加的電路稱為加法器。1、串行進位加法器7.1.1二進制并行加法器構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進位輸出連接到相鄰的高位全加器的進位輸入。特點：進位信號是由低位向高位逐級傳遞的，速度不高。加法器的級連集成二進制4位超前進位加法器芯片3加法器的應(yīng)用舉例1、8421BCD碼轉(zhuǎn)換為余3碼BCD碼+0011=余3碼2、二進制并行加法/減法器C0-1＝0時，B0=B，電路執(zhí)行A+B運算；當(dāng)C0-1＝1時，B1=B，電路執(zhí)行A－B=A+B運算。二-十進制加法器修正條件加6調(diào)整譯碼器和編碼器二進制譯碼器二-十進制譯碼器顯示譯碼器二進制編碼器二-十進制編碼器譯碼器編碼器把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。1二進制譯碼器設(shè)二進制譯碼器的輸入端為n個，則輸出端為2n個，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）。二進制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。

3位二進制譯碼器真值表輸入：3位二進制代碼輸出：8個互斥的信號邏輯表達式邏輯圖電路特點：與門組成的陣列集成二進制譯碼器74LS138A2、A1、A0為二進制譯碼輸入端，為譯碼輸出端（低電平有效），G1、、為選通控制端。當(dāng)G1＝1、時，譯碼器處于工作狀態(tài)；當(dāng)G1＝0、時，譯碼器處于禁止狀態(tài)。真值表輸入：自然二進制碼輸出：低電平有效如上真值表可知:輸出是低電平有效,各輸出端的表達式如下:······用與非組成的3線/8線譯碼器74LS1380Y1Y2Y3Y4Y5Y6Y7Y＆＆＆＆＆＆＆＆111111＆10G1G2G3G4G5G6G7GSSG1EE2AE2B0A1A2A（a）74LS138的電路（b）簡化符號74LS138譯碼器0Y1Y2Y3Y4Y5Y6Y7YE1E2AE2B0A1A2AA074LS138A1A274LS138的級聯(lián)例7.5用3-8線譯碼器74138和適當(dāng)?shù)呐c非門實現(xiàn)全減器全減器真值表ABGDiGi

0000000111010110110110010101001100011111A074LS138Y0A1A2E2AE1E2BY1Y2Y3Y4Y5Y6Y7&○Di&○

GiABC

100二-十進制譯碼器的輸入是十進制數(shù)的4位二進制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進制數(shù)字相對應(yīng)的10個信號，用Y9～Y0表示。由于二-十進制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。2、8421碼譯碼器

把二-十進制代碼翻譯成10個十進制數(shù)字信號的電路，稱為二-十進制譯碼器。真值表（高電平有效）邏輯表達式邏輯圖A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90000011111111100011011111111001011011111110011111011111101001111011111010111111011110110111111011101111111111011000111111110110011111111110D全1真值表（低電平有效）4-BCDto10DecimaldecFic集成8421BCD碼譯碼器74LS422、編碼器二-十進制編碼器（BCD碼編碼器）優(yōu)先編碼器3.2.1

普通編碼器3.2.2

優(yōu)先編碼器３.2編碼器返回結(jié)束放映人們?yōu)榻鉀Q實踐上遇到的各種邏輯問題，設(shè)計了許多邏輯電路。然而，我們發(fā)現(xiàn)，其中有些邏輯電路經(jīng)常、大量出現(xiàn)在各種數(shù)字系統(tǒng)當(dāng)中。為了方便使用，各廠家已經(jīng)把這些邏輯電路制造成中規(guī)模集成的組合邏輯電路產(chǎn)品。比較常用的有編碼器、譯碼器、數(shù)據(jù)選擇器、加法器和數(shù)值比較器等等。下面分別進行介紹。生活中常用十進制數(shù)及文字、符號等表示事物。編碼器數(shù)字電路只能以二進制信號工作。用二進制代碼表示文字、符號或者數(shù)碼等特定對象的過程，稱為編碼。實現(xiàn)編碼的邏輯電路，稱為編碼器。編碼器譯碼器對M個信號編碼時，應(yīng)如何確定位數(shù)N？

N位二進制代碼可以表示多少個信號？例：對101鍵盤編碼時，采用幾位二進制代碼？

編碼原則：N位二進制代碼可以表示2N個信號，則對M個信號編碼時，應(yīng)由2N≥M來確定位數(shù)N。例：對101鍵盤編碼時，采用了7位二進制代碼ASCⅡ碼。27＝128＞101。目前經(jīng)常使用的編碼器有普通編碼器和優(yōu)先編碼器兩種。3.2.1普通編碼器

定義：任何時刻只允許輸入一個有效編碼請求信號，否則輸出將發(fā)生混亂。

舉例：以一個三位二進制普通編碼器為例，說明普通編碼器的工作原理。圖3-4普通編碼器的方框圖返回輸入：八個信號（對象）

I0~I7

（二值量）八個病房呼叫請求輸出：三位二進制代碼

Y2Y1Y0稱八線—三線編碼器對病房編碼

I0

I1I2

I3I4

I5

I6

I7Y2Y1Y0１０００００００００００１００００００００１００１００００００１００００１０００００１１００００１０００１０００００００１００１０１００００００１０１１００００００００１１１１表3-4編碼器輸入輸出的對應(yīng)關(guān)系設(shè)輸入信號為1表示對該輸入進行編碼。任何時刻只允許輸入一個編碼請求表達式、電路圖？其它輸入取值組合不允許出現(xiàn)，為無關(guān)項。3位二進制編碼器的真值表得邏輯表達式：(利用約束項化簡)3.2.2優(yōu)先編碼器

在優(yōu)先編碼器中，允許同時輸入兩個以上的有效編碼請求信號。當(dāng)幾個輸入信號同時出現(xiàn)時，只對其中優(yōu)先權(quán)最高的一個進行編碼。

優(yōu)先級別的高低由設(shè)計者根據(jù)輸入信號的輕重緩急情況而定。如根據(jù)病情而設(shè)定優(yōu)先權(quán)。返回表3-574LS148電路的功能表例：八線—三線優(yōu)先編碼器74LS148

74LS148的邏輯功能描述：

(1)編碼輸入端：邏輯符號輸入端上面均有“—”號，這表示編碼輸入低電平有效。I0~I7低電平有效允許編碼，但無有效編碼請求優(yōu)先權(quán)最高

(2)編碼輸出端：從功能表可以看出，74LS148編碼器的編碼輸出是反碼。Y2、Y1、Y0

（3）選通輸入端：只有在=0時，編碼器才處于工作狀態(tài)；而在=1時，編碼器處于禁止狀態(tài)，所有輸出端均被封鎖為高電平。SS禁止狀態(tài)工作狀態(tài)允許編碼，但無有效編碼請求正在優(yōu)先編碼（4）選通輸出端YS和擴展輸出端YEX：為擴展編碼器功能而設(shè)置。圖3-574LS148的邏輯符號

以上通過對74LS148編碼器邏輯功能的分析，介紹了通過MSI器件邏輯功能表了解集成器件功能的方法。要求初步具備查閱器件手冊的能力。不要求背74LS148的功能表。圖3-6用74LS148接成的16線—4線優(yōu)先編碼器優(yōu)先權(quán)最高(2)片無有效編碼請求時才允許(1)片編碼編碼輸出的最高位編碼輸出為原碼仿真

集成3位二進制優(yōu)先編碼器ST為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴展輸出端，是控制標志。YEX

＝0表示是編碼輸出；YEX

＝1表示不是編碼輸出。集成3位二進制優(yōu)先編碼器74LS148集成3位二進制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效集成3位二進制優(yōu)先編碼器74LS148的級聯(lián)16線-4線優(yōu)先編碼器例7.7數(shù)據(jù)選擇器（數(shù)據(jù)分配器）在數(shù)字系統(tǒng)中，經(jīng)常需要在多個通道的信號中指定某個通道的信號傳送到公共數(shù)據(jù)總線上，完成這一功能的邏輯電路稱為數(shù)據(jù)選擇器，其框圖和等效電路如下圖所示。

數(shù)據(jù)選擇器典型芯片MUX74153（雙4路）MUX74152（8路，無使能控制）MUX74151（8路）MUX74150（16路）數(shù)據(jù)選擇器一、功能與電路

數(shù)據(jù)選擇器(Multiplexer,簡稱MUX)又稱“多路開關(guān)”或“多路調(diào)制器”,它的功能是在選擇輸入(又稱“地址輸入”)信號的作用下,從多個數(shù)據(jù)輸入通道中選擇某一通道的數(shù)據(jù)(數(shù)字信息)傳輸至輸出端.地址輸入A1A0使能控制輸出YXX00011011100000D0D1D2D34選1數(shù)據(jù)選擇器圖4選1數(shù)據(jù)選擇器真值表集成雙4選1數(shù)據(jù)選擇器74LS153選通控制端S為低電平有效，即S=0時芯片被選中，處于工作狀態(tài)；S=1時芯片被禁止，Y≡0。4選1數(shù)據(jù)選擇器真值表邏輯表達式地址變量輸入數(shù)據(jù)由地址碼決定從４路輸入中選擇哪１路輸出。邏輯圖集成8選1數(shù)據(jù)選擇器74LS15174LS151的真值表數(shù)據(jù)選擇器的擴展2數(shù)據(jù)選擇器的應(yīng)用基本原理數(shù)據(jù)選擇器的主要特點：（1）具有標準與或表達式的形式。即：（2）提供了地址變量的全部最小項。（3）一般情況下，Di可以當(dāng)作一個變量處理。因為任何組合邏輯函數(shù)總可以用最小項之和的標準形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項mi，可以實現(xiàn)任何所需的組合邏輯函數(shù)。N=2n-1基本步驟確定數(shù)據(jù)選擇器確定地址變量

2

1n個地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實現(xiàn)n＋1個變量的函數(shù)。3個變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)

1選用74LS153

274LS153有兩個地址變量。求Di

3（1）公式法函數(shù)的標準與或表達式：4選1數(shù)據(jù)選擇器輸出信號的表達式：比較L和Y，得：

3畫連線圖

4

4求Di的方法（2）真值表法C=1時L=1，故D0=CL=0，故D2=0L=1，故D3=1C=0時L=1，故D1=C求Di的方法（3）圖形法D0D1D3D2用數(shù)據(jù)選擇器實現(xiàn)函數(shù)：例①選用8選1數(shù)據(jù)選擇器74LS151②設(shè)A2=A、A1=B、A0=C③求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1④畫連線圖例7.8用MUX實現(xiàn)以下邏輯函數(shù)的功能有兩種方案

00110110方案一方案二：采用4路MUX來實現(xiàn)

01CC例7.9用4路MUX實現(xiàn)4變量邏輯函數(shù)的功能例7.10用一片雙4路MUX實現(xiàn)4變量多輸出函數(shù)２多路分配器（數(shù)據(jù)分配器）Demultiplexer是一種單輸入、多輸出的邏輯部件具體由哪路輸出由選擇控制變量決定DEMUXABDY3Y2Y1Y01路-4路數(shù)據(jù)分配器由地址碼決定將輸入數(shù)據(jù)Ｄ送給哪１路輸出。真值表邏輯表達式地址變量輸入數(shù)據(jù)邏輯圖數(shù)據(jù)分配器的應(yīng)用譯碼器和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)分時傳送系統(tǒng)數(shù)據(jù)分配器和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)分時傳送系統(tǒng)MUXDEMUXABCABCD0D7F0F7例7.11譯碼器MUXABCZYX10FABC=ZXY時，F(xiàn)=0

用來將兩個同樣位數(shù)的二進制數(shù)A、B進行比較，并能判別其大小關(guān)系的邏輯器件，叫做數(shù)值比較器。3.3常用的邏輯電路五、數(shù)值比較器（Comparator）1.一位數(shù)值比較器

①A>B(A=1,B=0)則

②A<B(A=0,B=1)則

③A=B(A=B=0,A=B=1)則輸出函數(shù)式低電平有效A2<B2A<BA0=B0A=BA0<B0A<BA0>B0A>B

3.3常用的邏輯電路2.多位數(shù)值比較器

比較兩個多位數(shù)A和B，需從高向低逐位比較。如兩個4位二進制數(shù)A3A2A1A0和B3B2B1B0進行比較：A3<B3A<B

A3>B3A>B

A3=B3A2>B2A>B

A2=B2A1<B1A<BA1>B1A>B

A1=B13.3常用的邏輯電路集成4位數(shù)值比較器A’>B’A’=B’A’<B’：擴展輸入端，級聯(lián)時低位向高位的進位位。若A=B時，要由這三位輸入來決定比較結(jié)果。A=A3A2A1A0，B=B3B2B1B0：比較數(shù)值輸入端。A>BA=BA<B：比較結(jié)果輸出端（高電平有效）。3.3常用的邏輯電路TTL電路（74LS85）串聯(lián)擴展例3.10設(shè)計一個四位二進制碼的奇偶位發(fā)生器和奇偶檢測器第一步：分析：在發(fā)送端用來產(chǎn)生奇偶校驗位的電路稱為奇偶位發(fā)生器。這個校驗位隨同信息一起發(fā)送，而在接收端加以檢測。如檢測到的奇偶位與規(guī)定的位數(shù)相符，說明沒錯，否則，就產(chǎn)生了錯誤。這個在接收端用來檢測奇偶性的電路被稱為奇偶檢測器。設(shè)奇偶位發(fā)生器的輸入4位二進制碼為：B8B4B2B1，輸出的奇偶位為P，若采用偶校驗，則它們之間的真值表如下所示。B8B4B2B1P0000000011001010011001001010100110001111B8B4B2B1P1000110010101001011111000110111110111110第二步：列四位二進制碼偶校驗奇偶發(fā)生器真值表偶校驗第三步：根據(jù)真值表寫出函數(shù)表達式P=B8B4B2B1+B8B4B2B1+B8B4B2B1+B8B4B2B1+B8B4B2B1+B8B4B2B1+B8B4B2B1+B8B4B2B1=m1+m2+m4+m7+m8+m11+m13+m14第四步：通過卡諾圖將函數(shù)表達式進行簡化，并轉(zhuǎn)化成適當(dāng)?shù)男问健?101101001011010B8B4B2B10001111000011110P=B1

B2

B4

B8第五步根據(jù)函數(shù)表達式，畫出電路圖=1B8B4=1=1B2B1P在發(fā)送端將B8,B4,B2,B1