《數(shù)字電子技術(shù)基礎(chǔ) 第5版》 課件 第4章 組合邏輯電路

第4章組合邏輯電路4.1概述根據(jù)邏輯電路的結(jié)構(gòu)和工作原理的不同，數(shù)字系統(tǒng)中的電路分為組合邏輯電路和時(shí)序邏輯電路。組合邏輯電路不具有“記憶”功能，任一時(shí)刻的輸出，僅與該電路當(dāng)時(shí)的輸入狀態(tài)有關(guān)，而與該電路的原狀態(tài)無關(guān)，即“當(dāng)前輸入決定當(dāng)前輸出”。時(shí)序邏輯電路的輸出不僅與當(dāng)前的輸入有關(guān)，而且與電路的原來狀態(tài)有關(guān)，電路具有“記憶”功能。14.1概述組合邏輯電路：?jiǎn)屋斎?多輸入、單輸出/多輸出的邏輯電路24.2.1組合邏輯電路的分析組合邏輯電路分析步驟組合邏輯電路的分析：針對(duì)給定邏輯電路圖，通過邏輯表達(dá)式或真值表等描述方法，分析電路的邏輯功能。邏輯電路邏輯表達(dá)式（化簡(jiǎn)）真值表確定邏輯功能最后要說明電路實(shí)現(xiàn)的邏輯功能。3【例4-1】分析如圖所示邏輯電路的功能。4.2.1組合邏輯電路的分析第一步：根據(jù)邏輯圖寫出邏輯表達(dá)式400其它000011111111101101101101111111F1F0ABCD4.2.1組合電路的分析第二步：根據(jù)邏輯表達(dá)式列出真值表真值表第三步：分析功能分析：ABCD中多數(shù)為1時(shí)，F(xiàn)0=1ABCD全為1時(shí)，F(xiàn)1

=1邏輯功能：表決電路

F0：多數(shù)通過

F1：一致通過5組合邏輯電路分析步驟第一步：寫出電路中每個(gè)邏輯器件輸出與輸入之間的關(guān)系表達(dá)式，進(jìn)而得到整個(gè)電路的各個(gè)輸出與輸入之間的邏輯表達(dá)式；第二步：第一步不能確定邏輯功能時(shí)，則根據(jù)表達(dá)式列出真值表；第三步：確定電路的邏輯功能。4.2.1組合邏輯電路的分析64.2.2組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)：根據(jù)實(shí)際問題或需求，設(shè)計(jì)一個(gè)能夠?qū)崿F(xiàn)此功能的電路。設(shè)計(jì)組合電路時(shí)，由于所設(shè)計(jì)的電路功能、復(fù)雜程度不同，所需的邏輯門電路從幾個(gè)、幾十個(gè)到數(shù)百個(gè)甚至更多。實(shí)際問題用小規(guī)模集成電路（SSI）實(shí)現(xiàn)SSI—各種邏輯門用中規(guī)模集成電路（MSI）實(shí)現(xiàn)MSI—譯碼器、數(shù)據(jù)選擇器等用大規(guī)模集成電路（LSI）實(shí)現(xiàn)LSI—存儲(chǔ)器、可編程邏輯器件等7組合邏輯電路設(shè)計(jì)步驟4.2.2組合邏輯電路的設(shè)計(jì)SSIMSI實(shí)際問題真值表邏輯表達(dá)式化簡(jiǎn)轉(zhuǎn)換邏輯電路圖8【例4-3】用門電路設(shè)計(jì)三人表決電路，多數(shù)同意時(shí)通過決議。第一步：實(shí)際問題進(jìn)行邏輯抽象。輸入A、B、C，同意為1、不同意為0；表決結(jié)果F通過為1、否則為0。第二步：根據(jù)要求列真值表4.2.2組合邏輯電路的設(shè)計(jì)真值表9第三步：根據(jù)真值表寫出邏輯表達(dá)式最簡(jiǎn)與或式：與非-與非式：4.2.2組合邏輯電路的設(shè)計(jì)【例4-3】用門電路設(shè)計(jì)三人表決電路，多數(shù)同意時(shí)通過決議。10第四步：根據(jù)邏輯表達(dá)式畫出邏輯電路圖用與門和或門實(shí)現(xiàn)4.2.2組合邏輯電路的設(shè)計(jì)【例4-3】用門電路設(shè)計(jì)三人表決電路，多數(shù)同意時(shí)通過決議。用與非門實(shí)現(xiàn)

11中規(guī)模組合邏輯電路常用中規(guī)模組合邏輯電路（MSI，Medium

Scale

Integration)包括加法器、編碼器、譯碼器、數(shù)值比較器、數(shù)據(jù)選擇器等學(xué)習(xí)MSI的應(yīng)用：分析和設(shè)計(jì)。12

4.3.1半加器

邏輯表達(dá)式加法器：能夠?qū)崿F(xiàn)輸入變量取值求和的電路稱為加法器13

A1

A0+B1B0

C1S1S0進(jìn)位C0電路功能：半加器

1.半加器

4.3.1半加器真值表

14全加器邏輯符號(hào)半加器邏輯符號(hào)

4.3.2全加器加數(shù)低位進(jìn)位和進(jìn)位輸出15

4.3.2全加器兩個(gè)一位二進(jìn)制數(shù)的全加器真值表邏輯表達(dá)式邏輯電路圖16多位全加器：多個(gè)1位全加器的進(jìn)位輸出端，依次連接到下一位的進(jìn)位輸入端。

4.3.3集成4位加法器074LS283：中規(guī)模集成4位二進(jìn)制數(shù)加法器加數(shù)A加數(shù)B低位進(jìn)位輸入CI74LS283邏輯符號(hào)和S進(jìn)位輸出CO17自擴(kuò)展：利用一種集成器件自身進(jìn)行擴(kuò)展，得到具有此功能的更大容量器件，這一過程稱為器件的自擴(kuò)展。

4.3.3集成4位加法器全加器的自擴(kuò)展：2片兩個(gè)4位二進(jìn)制數(shù)的全加器74LS283自擴(kuò)展實(shí)現(xiàn)兩個(gè)8位二進(jìn)數(shù)的全加運(yùn)算。74LS283自擴(kuò)展18【例4-5】如圖所示，已知輸入為3位二進(jìn)制數(shù)ABC，其中A為高位端，輸出為F4~F0，F(xiàn)4為高位端，試分析電路的邏輯功能。

4.3.3集成4位加法器全加器的應(yīng)用：全加器電路分析真值表邏輯功能：對(duì)輸入的3位二進(jìn)制數(shù)進(jìn)行乘3的運(yùn)算。19

4.3.3集成4位加法器全加器的應(yīng)用：全加器電路設(shè)計(jì)【例題】試用74LS283將輸入的8421BCD碼轉(zhuǎn)換為余3碼。8421BCD加上0011便可得余3碼00110A3A2A1A08421BCD碼F3F2F1F0余3碼20

4.4編碼器編碼：用數(shù)碼信號(hào)表示特定對(duì)象的過程。如運(yùn)動(dòng)員號(hào)碼、身份證號(hào)碼、漢字編碼等。二進(jìn)制編碼：用多位二進(jìn)制數(shù)形成一組二進(jìn)制代碼，將代碼賦予特定的含義。如計(jì)算機(jī)的鍵盤，可將數(shù)字、符號(hào)轉(zhuǎn)換為相應(yīng)的二進(jìn)制代碼，是典型的編碼器。（通用計(jì)算機(jī)鍵盤有101個(gè)鍵）21

4.4編碼器編碼器：實(shí)現(xiàn)編碼功能的邏輯器件。輸出0100（4）22

4.4.1普通編碼器【例4-6】分析如圖所示電路的邏輯功能。根據(jù)電路，寫出邏輯表達(dá)式23輸

入輸

出I0

I1

I2

I3

I4

I5

I6

I7F2

F1

F01000000001000000001000000001000000001000000001000000001000000001000001010011

100101110111真值表邏輯功能：8線–3線編碼器，輸入高電平有效，輸出為原碼。n位二進(jìn)制代碼最多可表示2n個(gè)事件，為2n個(gè)對(duì)象進(jìn)行編碼的邏輯電路稱作2n線–n線編碼器。此種普通編碼器每次只有一個(gè)輸入有效，如果多個(gè)輸入同時(shí)有效，則輸出的編碼不能確定。24

4.4.1普通編碼器

4.4.2優(yōu)先編碼器【例4-7】

設(shè)計(jì)一個(gè)10線–4線優(yōu)先編碼器，要求輸入低電平有效，輸出反碼，優(yōu)先順序?yàn)椋篒9、I8、．．．I0。優(yōu)先編碼器允許多個(gè)輸入同時(shí)有效，編碼器按約定的優(yōu)先級(jí)別只對(duì)其中一個(gè)輸入信號(hào)進(jìn)行編碼。設(shè)計(jì)分析：輸入有10個(gè)，分別代表1位10進(jìn)制數(shù)的一個(gè)數(shù)，輸出為4位二進(jìn)制數(shù)，為輸入的編碼。25要求設(shè)計(jì)的優(yōu)先編碼器示意圖優(yōu)先順序遞降I0I5I9F3F011010011111010表示輸出反碼表示輸入低電平有效若輸入11110010115有效，輸出1010（5的反碼）

4.4.2優(yōu)先編碼器26

4.4.2優(yōu)先編碼器【例4-7】

設(shè)計(jì)一個(gè)10線–4線優(yōu)先編碼器，要求輸入低電平有效，輸出反碼，優(yōu)先順序?yàn)椋篒9、I8、．．．I0。真值表27然后，寫出邏輯表達(dá)式。最后，畫出邏輯電路圖。

4.4.3集成優(yōu)先編碼器常用的中規(guī)模集成優(yōu)先編碼器：10線–4線優(yōu)先編碼器74LS147、8線–3線優(yōu)先編碼器74LS148等。74LS148邏輯符號(hào)有編碼輸入時(shí)，輸出0輸出反碼無編碼輸入時(shí)，輸出0選通端0有效優(yōu)先級(jí)別降低2874LS148功能表

4.4.3集成優(yōu)先編碼器74LS148：8線–3線優(yōu)先編碼器29

4.4.3集成優(yōu)先編碼器優(yōu)先編碼器的自擴(kuò)展：兩片8線–3線優(yōu)先編碼器74LS148自擴(kuò)展，可以實(shí)現(xiàn)16線–4線編碼器功能。優(yōu)先級(jí)最高優(yōu)先級(jí)最低11111110000

11174LS148自擴(kuò)展實(shí)現(xiàn)的16線–4線優(yōu)先編碼器：輸入低電平有效，輸出為原碼。

30

4.5譯碼器譯碼是編碼的逆過程，即將代碼“翻譯”為特定的對(duì)象。將一組二進(jìn)制代碼“翻譯”為一組高低電平信號(hào)。能實(shí)現(xiàn)譯碼功能的電路稱為譯碼器。二-十進(jìn)制譯碼器通用譯碼器顯示譯碼器二進(jìn)制譯碼器｛譯碼器｛31二進(jìn)制譯碼器，最小項(xiàng)譯碼器：將n位二進(jìn)制代碼，譯為特定含義的2n個(gè)輸出信號(hào)。二-十進(jìn)制譯碼器：輸入為4位二制數(shù)，輸出為1位十進(jìn)制數(shù)。常用的有2線-4線譯碼器、3線-8線譯碼器和4線-16線譯碼器等。

4.5.1二進(jìn)制譯碼器32【例4-8】試分析下圖所示電路的邏輯功能。

4.5.1二進(jìn)制譯碼器邏輯表達(dá)式輸

入輸

出A1

A0F0

F1

F2

F3000110111000010000100001真值表

電路功能：2線-4線譯碼器當(dāng)A1A0為不同取值組合時(shí)，對(duì)應(yīng)只有一個(gè)輸出（也就是其對(duì)應(yīng)的最小項(xiàng)）輸出為有效信號(hào)（高電平）332線-4線譯碼器邏輯符號(hào)

4.5.1二進(jìn)制譯碼器34

4.5.1.2集成3線-8線譯碼器74LS13874LS138邏輯電路圖輸入代碼選通控制譯碼輸出74LS138：3線–8線集成譯碼器，也為最小項(xiàng)譯碼器

35

4.5.1.2集成3線-8線譯碼器74LS13874LS138邏輯電路圖74LS138：3線–8線集成譯碼器，也為最小項(xiàng)譯碼器10036輸

入輸

出A2A1A0

111111111111111111111111011111111011111111011111111011111111011111111011111111011111111074LS138功能表74LS138邏輯符號(hào)

4.5.1.2集成3線-8線譯碼器74LS13874LS138為3線–8線集成譯碼器10001011111011原碼輸入輸出低電平有效37

4.5.1.2集成3線-8線譯碼器74LS138自擴(kuò)展：3線–8線譯碼器74LS138的自擴(kuò)展成4線-16線譯碼器。2片74LS38：輸入由3線變?yōu)?線，增加1根線A3，可通過選通控制端來實(shí)現(xiàn)；輸出由8線增加至16線。0138

4.5.1.3集成4線-16線譯碼器74LS15400原碼輸入輸出低電平有效74LS154邏輯符號(hào)74LS154：4線-16線集成譯碼器39二-十進(jìn)制譯碼器功能：輸入4位二進(jìn)制代碼，輸出10路高低電平信號(hào)。74LS42:

輸入（0000~1001）為原碼、輸出（F9~F0）為高電平有效。4線-10線譯碼器A3A2A1A0F9F040

4.5.2集成譯碼器的應(yīng)用邏輯表達(dá)式ABCF00000101001110010111011100010111真值表邏輯功能：三人表決電路1.集成譯碼器的應(yīng)用分析412.集成譯碼器的應(yīng)用設(shè)計(jì)二進(jìn)制譯碼器的輸出端都是輸入變量組合對(duì)應(yīng)的一個(gè)最小項(xiàng)，而任何邏輯函數(shù)都可以變換為最小項(xiàng)之和的形式，所以利用譯碼器和門電路可以實(shí)現(xiàn)任意組合邏輯函數(shù)。

4.5.2集成譯碼器的應(yīng)用422.集成譯碼器的應(yīng)用設(shè)計(jì)【例4-9】用譯碼器及必要的門電路實(shí)現(xiàn)邏輯函數(shù)：

F(A，B，C)=∑m(0,2,3,4,7)

4.5.2集成譯碼器的應(yīng)用43【例題】

用譯碼器設(shè)計(jì)一個(gè)兩個(gè)一位二進(jìn)制數(shù)的全減器。要求寫出設(shè)計(jì)過程，畫出電路圖

4.5.2集成譯碼器的應(yīng)用解：第一步：邏輯抽象兩個(gè)一位二進(jìn)制數(shù)的全減器，輸入變量三個(gè)A、B、BI

（低位借位輸入），輸出變量三個(gè)D（差）、BO（借位輸出）44

4.5.2集成譯碼器的應(yīng)用第二步：列出真值表ABBIDBO0000010100111001011101110011110110000011第三步：寫出表達(dá)式

45第四步：確定器件，畫出電路圖【例題】用譯碼器和門電路實(shí)現(xiàn)兩個(gè)1位二進(jìn)制數(shù)全加器的邏輯功能。要求寫出設(shè)計(jì)過程，畫出電路圖。

4.5.2集成譯碼器的應(yīng)用46

4.5.2集成譯碼器的應(yīng)用47二進(jìn)制譯碼器的輸出端都是輸入變量組合對(duì)應(yīng)的一個(gè)最小項(xiàng)，任何邏輯函數(shù)都可以變換為最小項(xiàng)之和的形式，所以利用譯碼器和門電路可以實(shí)現(xiàn)任意組合邏輯函數(shù)。用譯碼器設(shè)計(jì)組合邏輯電路的步驟：將邏輯表達(dá)式轉(zhuǎn)換為標(biāo)準(zhǔn)與或式（最小項(xiàng)和的形式）對(duì)于輸出低電平有效的譯碼器，將其輸出（邏輯表達(dá)式中包含的最小項(xiàng)）通過與非門進(jìn)行輸出；若輸出高電平有效，則通過或門輸出。解：第一步：邏輯抽象兩個(gè)1位二進(jìn)制數(shù)的全加器，輸入變量有三個(gè)，記為A、B、CI

（低位進(jìn)位輸入），輸出變量有兩個(gè)S（和）、CO（進(jìn)位輸出）48【例4-10】用譯碼器和門電路實(shí)現(xiàn)兩個(gè)1位二進(jìn)制數(shù)全加器的邏輯功能。要求寫出設(shè)計(jì)過程，畫出電路圖。

4.5.2集成譯碼器的應(yīng)用解：第二步：列出真值表49

4.5.2集成譯碼器的應(yīng)用ABCISCO000001010011100101110111000100110010111第三步：寫出表達(dá)式

4.5.2集成譯碼器的應(yīng)用50第四步：確定器件，畫出電路圖

4.5.3數(shù)字顯示譯碼器七段數(shù)碼顯示器件可以顯示0~9共10個(gè)數(shù)字（和部分英文字母）。顯示譯碼器的作用就是將二進(jìn)制代碼直接轉(zhuǎn)換為數(shù)字或文字的顯示代碼51顯示譯碼器與七段數(shù)碼顯示器BCD/七段顯示譯碼器A3A2A1A0ab

c

d

e

f

g0011111100152七段數(shù)碼顯示器也稱為半導(dǎo)體數(shù)碼管，是由7個(gè)發(fā)光二極管LED（a、b、c、d、e、f、g）組成，根據(jù)顯示代碼的不同，可以顯示數(shù)字及部分英文字母。七段數(shù)碼顯示器/半導(dǎo)體數(shù)碼管由七個(gè)發(fā)光二極管LED（a、b、c、d、e、f、g）組成，根據(jù)顯示代碼的不同，可以顯示數(shù)字及部分英文字母。陽極陰極發(fā)光二極管導(dǎo)通時(shí)發(fā)光數(shù)碼管的接法：共陰極和共陽極。53顯示譯碼器與七段數(shù)碼顯示器共陰極，輸入高電平，二極管發(fā)光111100154顯示譯碼器與七段數(shù)碼顯示器共陽極，輸入低電平，二極管發(fā)光000011055

4.5.3.1七段數(shù)碼顯示器七段數(shù)碼管及顯示數(shù)字圖形56

4.5.3.2七段顯示譯碼器【例4-11】設(shè)計(jì)一個(gè)七段顯示譯碼器，將0000、0001······1001（8421BCD碼）用共陰極接法的半導(dǎo)體七段顯示器依次顯示為0、1、······、9。七段顯示譯碼器，4線-7線顯示譯碼器：將輸入編碼轉(zhuǎn)換為驅(qū)動(dòng)數(shù)碼管顯示的七段碼57真值表【例4-11】數(shù)碼管共陰極接法的七段顯示譯碼器設(shè)計(jì)。輸

入輸

出顯示數(shù)字ABCDabcdefg0000000100100011010001010110011110001001111111001100001101101111100101100111011011101111111100001111111111101101234567891010~1111無關(guān)項(xiàng)其他字符邏輯表達(dá)式

4.5.3.2七段顯示譯碼器58

4.5.3.3集成顯示譯碼器常用的4線-7線集成顯示譯碼器/驅(qū)動(dòng)器74LS47、74LS48。74LS47

輸出低電平有效，適用于共陽極接法的數(shù)碼管；74LS48輸出高電平有效，應(yīng)用于共陰極接法的數(shù)碼管。74LS48邏輯符號(hào)8421BCD碼輸入顯示輸出燈測(cè)試輸入滅零輸入滅燈輸入/滅零輸出5974LS48的功能描述1）燈測(cè)試輸入：為低電平時(shí)，數(shù)碼管應(yīng)顯示“8”。正常使用，應(yīng)接高電平。2）滅零輸入

(RippleBlankingInput)：此端接低電平且A3A2A1A0=0時(shí)，數(shù)碼管不顯示（滅）。

4.5.3.3集成顯示譯碼器603）熄滅輸入/滅零輸出：雙重功能的輸入/輸出端。輸入：外加低電平時(shí)，所有燈熄滅。輸出：當(dāng)A3A2A1A0為0并且沒有顯示時(shí)，輸出為0。74LS48的功能描述

4.5.3.3集成顯示譯碼器61【例4-12】設(shè)計(jì)一個(gè)6位數(shù)字顯示電路，小數(shù)點(diǎn)前后各3位

4.5.3.3集成顯示譯碼器62

4.6數(shù)據(jù)選擇器數(shù)據(jù)選擇器：在地址控制端作用下，從多路輸入數(shù)據(jù)中選擇一路進(jìn)行輸出，因此又稱多路開關(guān)。數(shù)據(jù)選擇器有2選1、4選1、8選1以及16選1等數(shù)據(jù)選擇器（多路開關(guān)）示意圖63

4.6.14選1數(shù)據(jù)選擇器分析如圖所示電路的邏輯功能。

邏輯功能：4選1數(shù)據(jù)選擇器64

4.6.14選1數(shù)據(jù)選擇器邏輯符號(hào)輸

入輸出A1A0F100000D0D1D2D3功能表邏輯表達(dá)式4選1數(shù)據(jù)選擇器輸入數(shù)據(jù)地址控制端輸出片選端低電平有效65

4.6.2集成數(shù)據(jù)選擇器74LS15374LS1518選1數(shù)據(jù)選擇器輸出F邏輯表達(dá)式74LS153：雙4選1數(shù)據(jù)選擇器74LS151：8選1數(shù)據(jù)選擇器66

4.6.2集成數(shù)據(jù)選擇器4選1數(shù)據(jù)選擇器的自擴(kuò)展自擴(kuò)展：兩片4選1數(shù)據(jù)選擇器自擴(kuò)展為8選1數(shù)據(jù)選擇器67

4.6.3數(shù)據(jù)選擇器的應(yīng)用1.數(shù)據(jù)選擇器的應(yīng)用分析邏輯功能為：等值比較器，當(dāng)b2b1b0=a2a1a0時(shí)，輸出為低電平68

4.6.3數(shù)據(jù)選擇器的應(yīng)用【例4-13】用數(shù)據(jù)選擇器設(shè)計(jì)一個(gè)三人表決電路。ABCF00000101001110010111011100010111第一步，進(jìn)行邏輯抽象。用A、B、C代表3人，同意為1，不同意為0；用F表示表決結(jié)果，通過為1，不通過為0第二步，列出真值表（兩人或三人同意時(shí)F為1）第三步，根據(jù)真值表寫出邏輯表達(dá)式69方法1：用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)。70

4.6.3數(shù)據(jù)選擇器的應(yīng)用【例4-13】用數(shù)據(jù)選擇器設(shè)計(jì)一個(gè)三人表決電路。方法1：用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)。71

4.6.3數(shù)據(jù)選擇器的應(yīng)用方法2：用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)。實(shí)現(xiàn)的電路接法不只一種72

4.6.3數(shù)據(jù)選擇器的應(yīng)用

4.6.3數(shù)據(jù)選擇器的應(yīng)用2.數(shù)據(jù)選擇器的應(yīng)用設(shè)計(jì)73【例題】用數(shù)據(jù)選擇器設(shè)計(jì)一個(gè)兩個(gè)一位二進(jìn)制數(shù)的全加器。要求寫出設(shè)計(jì)過程，畫出電路圖解：第一步：邏輯抽象兩個(gè)一位二進(jìn)制數(shù)的全加器，輸入變量三個(gè)A、B、CI（低位進(jìn)位輸入），輸出變量三個(gè)S（和）、CO（進(jìn)位輸出）第二步：列出真值表ABCIS

CO0000010100111001011101110010100110010111第三步：寫出表達(dá)式

4.6.3數(shù)據(jù)選擇器的應(yīng)用74第四步：確定器件，畫出電路圖

三個(gè)輸入變量，選8選1，令A(yù)=A2，B=A1，CI=A0。表達(dá)式中包含的最小項(xiàng)對(duì)應(yīng)的Di接高電平，否則接低電平。S、CO兩個(gè)輸出，選用兩片74LS151實(shí)現(xiàn)。

4.6.3數(shù)據(jù)選擇器的應(yīng)用75第四步：確定器件，畫出電路圖

三個(gè)輸入變量，選8選1，令A(yù)=A2，B=A1，CI=A0。表達(dá)式中包含的最小項(xiàng)對(duì)應(yīng)的Di接高電平，否則接低電平。S、CO兩個(gè)輸出，選用兩片74LS151實(shí)現(xiàn)。

4.6.3數(shù)據(jù)選擇器的應(yīng)用76

4.6.3數(shù)據(jù)選擇器的應(yīng)用【例題】用數(shù)據(jù)選擇器設(shè)計(jì)一個(gè)三人表決電路。ABCF00000101001110010111011100010111第一步，進(jìn)行邏輯抽象。用A、B、C代表3人，同意為1，不同意為0；用F表示表決結(jié)果，通過為1，不通過為0。第二步，列出真值表。第三步，根據(jù)真值表寫出邏輯表達(dá)式。77方法1：用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)。78

4.6.3數(shù)據(jù)選擇器的應(yīng)用【例題】用數(shù)據(jù)選擇器設(shè)計(jì)一個(gè)三人表決電路。方法1：用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)。79

4.6.3數(shù)據(jù)選擇器的應(yīng)用方法2：用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)。實(shí)現(xiàn)的電路接法不只一種80

4.6.3數(shù)據(jù)選擇器的應(yīng)用用數(shù)據(jù)選擇器設(shè)計(jì)組合邏輯電路方法總結(jié)：1.如果邏輯函數(shù)的輸入變量數(shù)與數(shù)據(jù)選擇器地址控制端數(shù)量相等，則邏輯函數(shù)的所有輸入變量與數(shù)據(jù)選擇器的地址控制端一一對(duì)應(yīng)，直接用數(shù)據(jù)選擇器實(shí)現(xiàn)該邏輯函數(shù)。首先，將將邏輯函數(shù)化為最小項(xiàng)之和的形式；然后，邏輯函數(shù)中包含的最小項(xiàng)接為高電平，否則接為低電平。81

4.6.3數(shù)據(jù)選擇器的應(yīng)用

4.6.3數(shù)據(jù)選擇器的應(yīng)用用數(shù)據(jù)選擇器設(shè)計(jì)組合邏輯電路方法總結(jié)：2.當(dāng)邏輯變量的數(shù)目多于數(shù)據(jù)選擇器地址控制端的數(shù)目時(shí)，首先將數(shù)據(jù)選擇器的地址控制端與邏輯函數(shù)的一部分變量一

一對(duì)應(yīng)，多余的變量根據(jù)函數(shù)表達(dá)式中接到數(shù)據(jù)輸入端。一個(gè)n變量的邏輯函數(shù)可用2n選1或2n-1選1數(shù)據(jù)選擇器實(shí)現(xiàn)82綜合例題例題：設(shè)計(jì)一個(gè)電路能夠?qū)蓚€(gè)一位二進(jìn)制數(shù)A、B進(jìn)行全加和全減運(yùn)算。當(dāng)控制端M=0時(shí)實(shí)現(xiàn)全加運(yùn)算；當(dāng)M=1時(shí)實(shí)現(xiàn)全減運(yùn)算。假定低位進(jìn)位或借位用CI表示，和或差用F表示，本位進(jìn)位或借位輸出用CO表示。要求列出真值表，分別用以下兩種器件完成設(shè)計(jì)，并畫出電路圖。用4線-16線譯碼器74LS154（邏輯符號(hào)如圖1所示）和必要的門電路實(shí)現(xiàn)。用8選1數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)（邏輯符號(hào)如圖2所示），說明：不需要進(jìn)行自擴(kuò)展。83圖1圖2

4.7數(shù)值比較器數(shù)值比較器：用于比較兩個(gè)二進(jìn)制數(shù)A、B的大小，通過3個(gè)輸出端表示其比較的結(jié)果（A＞B、A＝B或A＜B）。數(shù)值比較器示意圖84

4.7.11位數(shù)值比較器【例題】設(shè)計(jì)一個(gè)數(shù)值比較器，要求能夠?qū)蓚€(gè)1位二制數(shù)進(jìn)行數(shù)值比較1位數(shù)值比較器真值表輸

入輸

出ABFA>BFA=BFA<B00011011010001100010邏輯表達(dá)式85邏輯電路圖多位數(shù)值比較器的設(shè)計(jì)如A、B是兩個(gè)多位二進(jìn)制數(shù)，則應(yīng)從最高位開始依次比較，只有所有位的數(shù)值全部相等時(shí)，兩數(shù)才相等?！纠}】設(shè)計(jì)兩個(gè)4位二進(jìn)制數(shù)A、B的數(shù)值比較器，輸出高電平有效首先，列出真值表：86四位數(shù)值比較器真值表100001100001100001100001010××××××A0>

B0A0<

B0A0=

B0××××A1>

B1A1<

B1A1=

B1A1=

B1A1=

B1××A2>

B2A2<

B2A2=

B2A2=

B2A2=

B2A2=

B2A2=

B2A3>B3A3<B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3FA>BFA=BFA<BA0B0A1B1A2B2A3B3輸出輸入87寫出邏輯式（邏輯圖略）：88

4.7.2集成數(shù)值比較器74LS85：中規(guī)模集成4位二進(jìn)制數(shù)值比較器74LS85邏輯符號(hào)AB比較結(jié)果級(jí)聯(lián)輸入89

4.7.2集成數(shù)值比較器數(shù)值比較器的自擴(kuò)展：兩片4位數(shù)值比較器74LS85實(shí)現(xiàn)8位數(shù)值比較器電路圖904.8.1競(jìng)爭(zhēng)和冒險(xiǎn)產(chǎn)生的原因競(jìng)爭(zhēng)：輸入到同一個(gè)門的一組信號(hào)，由于存在一定的傳輸延遲，并且經(jīng)過的途徑不同，使得它們到達(dá)的時(shí)間有所不同，這種現(xiàn)象叫做“競(jìng)爭(zhēng)”。冒險(xiǎn)：如果由于在門的輸入有競(jìng)爭(zhēng)而導(dǎo)致在輸出端產(chǎn)生干擾脈沖，則稱為“冒險(xiǎn)”。914.8.1競(jìng)爭(zhēng)和冒險(xiǎn)產(chǎn)生的原因競(jìng)爭(zhēng)：兩個(gè)輸入端A和B的與門和或門中，當(dāng)輸入AB由01變?yōu)?0，或由10變?yōu)?1時(shí)，出現(xiàn)了競(jìng)爭(zhēng)現(xiàn)象。冒險(xiǎn)：如果A先變化，則與門產(chǎn)生冒險(xiǎn)，或