EDA關(guān)鍵技術(shù)習(xí)題專業(yè)資料

第一章EDA技術(shù)概述填空題普通把EDA技術(shù)發(fā)展分為_______、_______和________三個階段。在EDA發(fā)展_________階段，人們只能借助計算機對電路進行模仿、預(yù)測，以及輔助進行集成電路版圖編輯、印刷電路板（PCB）布局布線等工作。在EDA發(fā)展_______階段，人們可與將計算機作為單點設(shè)計工具，并建立各種設(shè)計單元庫，開始用計算機將許多單點工具集成在一起使用。EDA設(shè)計流程涉及_________、__________、__________和_________四個環(huán)節(jié)。EDA設(shè)計驗證涉及________、__________和_________。EDA設(shè)計輸入方式重要涉及________、________和_________。文本輸入是指采用_________進行電路設(shè)計方式。功能仿真是在設(shè)計輸入完畢之后，選取詳細器件進行編譯之邁進行邏輯功能驗證，因而又稱為_______。時序仿真是在選取了詳細器件并完畢布局、布線之后進行時序關(guān)系仿真，因而又稱為________或_______。當(dāng)前最流行并成為IEEE原則硬件描述語言涉及_________和________.硬件描述語言HDL給PLD和數(shù)字系統(tǒng)設(shè)計帶來了更新設(shè)計辦法和理念，產(chǎn)生了當(dāng)前最慣用并稱之為_______設(shè)計法。EDA工具大體可以分為________、_______、_______、________以及_____等5個模塊。將硬件描述語言轉(zhuǎn)換為硬件電路重要工具稱為_______。單項選取題將設(shè)計系統(tǒng)或電路按照EDA開發(fā)軟件規(guī)定某種形式表達出來,并送入計算機過程稱為().=1\*GB3①設(shè)計輸入②設(shè)計輸出③仿真④綜合在設(shè)計輸入完畢后，應(yīng)及時對設(shè)計文獻進行（）①編輯②編譯③功能仿真④時序仿真在設(shè)計解決工程中，可產(chǎn)生器件編程使用數(shù)據(jù)文獻，對于CPLD來說是產(chǎn)生（）①熔絲圖②位流數(shù)據(jù)③圖形④仿真在設(shè)計解決過程中，可產(chǎn)生供器件編程使用數(shù)據(jù)文獻，對于FPGA來說是生成（）①熔絲圖②位流數(shù)據(jù)③圖形④仿真5．在C語言基本上演化而來硬件描述語言是（）①VHDL②VerilogHDL③AHD④CUPL基于硬件描述語言HDL數(shù)字系統(tǒng)設(shè)計當(dāng)前最慣用設(shè)計法稱為（）設(shè)計法。底向上②自頂向下③積木式④定層在EDA工具中，能將硬件描述語言轉(zhuǎn)化為硬件電路重要工具軟件稱為（）。仿真器②綜合器③適配器④下載器8.在EDA工具中，能完畢在目的系統(tǒng)器件上布局布線軟件稱為（）①仿真器②綜合器③適配器④下載器1．4同步練習(xí)參照答案填空題1．CAD、CAE、EDA2．CAD3．CAE4．設(shè)計準(zhǔn)備、設(shè)計輸入、設(shè)計解決、器件編程5．功能仿真、時序仿真、器件測試6．文本輸入方式、圖形輸入方式、波形輸入方式7．硬件描述語言8．前仿真9．后仿真、延時仿真10．VHDL、VerilogHDL11．自頂向下12．設(shè)計輸入編輯器、仿真器、HDL綜合器、適配器（或布局布線器）、下載器13．HDL綜合器單項選取題1．①2.②3.①4.②5.②6.②7.②8.③EDA工具軟件用法填空題QuartusⅡ支持________,__________和_______等不同編輯方式.用QuartusⅡ輸入法設(shè)計文獻不能直接保持在根目錄上,因而設(shè)計者在進入設(shè)計前,應(yīng)當(dāng)在計算機中建立保存文獻_________.MegaFunctions是QuartusⅡ_______庫,涉及參數(shù)可定制復(fù)雜邏輯模塊。QuartusII______元件庫涉及各種邏輯門，觸發(fā)器和輸入輸出端口等。Quartus工程中頂層文獻文獻名必要和__________名稱一致.QuartusII分析與綜合優(yōu)化設(shè)立中，提供了________,________和________三種優(yōu)化選取.指定設(shè)計電路輸入\輸出端口與目的芯片引腳連接關(guān)系過程稱為______.Quartus完整編譯過程包括________,_________,__________和_________四個環(huán)節(jié).在完畢設(shè)計電路輸入\輸出端口與目的芯片引腳鎖定后,再次對設(shè)計電路仿真稱為_______或_______.以EDA方式實現(xiàn)電路設(shè)計文獻,最后可以編程下載到_________或_________芯片中,完畢硬件設(shè)計和驗證.QuartusII嵌入式邏輯分析儀__________是一種高效硬件測試工具，可以通過__________接口從運營設(shè)計中捕獲內(nèi)部信號波形。用嵌入式邏輯分析儀捕獲16位總線信號，如采樣深度為2K，則需要消耗______字節(jié)嵌入式RAM容量。在QuartusII中運用__________可以觀測設(shè)計電路綜合成果。在給可編程邏輯器件編程時，慣用下載線有_________和__________.單項選取題下列硬件描述語言中，QuartusⅡ不支持是().①VHDL②SystemC③AHDL④VerilogHDL2.QuartusⅡ工具軟件具備()等功能.①仿真②綜合③設(shè)計輸入④以上均可3.使用QuartusⅡ工具軟件實現(xiàn)原理圖設(shè)計輸入,應(yīng)創(chuàng)立()文獻.①bdf②vhd③bsf④smf4.QuartusⅡ設(shè)計文獻不能直接保護在().①硬盤②根目錄③文獻夾④工程目錄5.在QuartusⅡ原理圖文獻中,對的總線命名方式是（）。①a[8]②a[7..0]③a[7:0]④a[7downto0]6．在QuartusⅡ集成環(huán)境下為圖形文獻產(chǎn)生一種元件符號重要用途是（）。①仿真②編譯③綜合④被高層次電路設(shè)計調(diào)用7．在QuartusⅡ中，不能作為工程頂層文獻格式為（）。①bdf②v③vhd④smf8．下列選項中，可以用作QuartusII工程頂層實體名是（）。①計數(shù)器②XNOR③WRONG④DFF9．QuartusⅡ波形文獻類型是（）.①.mif②.vwf③.vhd④.v10.QuartusⅡ存儲器初值設(shè)定文獻類型是（）。①.bsf②.mif③.vwf④.smf2.4同步練習(xí)參照答案填空題圖形、文本、狀態(tài)機工程目錄（文獻夾）宏功能元件（參數(shù)可設(shè)立強函數(shù)元件）primitives頂層實體平衡、面積、速度引腳鎖定分析與綜合、適配、編程、時序分析時序仿真、后仿真FPGA、CPLDSignalTapII、JTAG4KRTL閱讀器ByteBlaster、USBBlaster單項選取題1．②2.④3.①4.②5.②6.④7.④8.③9.②10.②三、VHDL填空題IEEE于1987年將VHDL采納為________原則.普通將一種完整VHDL程序稱為________.VHDL設(shè)計實體基本構(gòu)造由_________,____________,_________,__________和_________等某些構(gòu)成.__________和_________是設(shè)計實體基本構(gòu)成某些,它們可以構(gòu)成最基本VHDL程序.IEEE于1987年發(fā)布了VHDL_________語法原則.IEEE于1993年發(fā)布了VHDL_________語法原則.依照VHDL語法規(guī)則,在VHDL程序中使用文字,數(shù)據(jù)對象,數(shù)據(jù)類型都需要____________.在VHDL中最慣用庫是____________原則庫,最慣用程序包是_____________程序包.VHDL實體由_________某些和________構(gòu)成.VHDL實體聲明某些指定了設(shè)計單元________或_________,它是設(shè)計實體對外一種通信界面,是外界可以看到某些.VHDL構(gòu)造體用來描述設(shè)計實體__________或________,它由VHDL語句構(gòu)成,是外界看不到某些.在VHDL端口聲明語句中,端口方向涉及_________,___________,___________和__________.VHDL字符是以________括起來數(shù)字，字母和符號。VHDL短標(biāo)記符名必要以_________,后跟若干字母,數(shù)字和單個下劃線構(gòu)成,但最后不能為_______.VHDL’93數(shù)據(jù)對象涉及_________,____________,___________和__________,它們是用來存儲各種類型數(shù)據(jù)容器.VHDL變量(VARIABLE)是一種_________,只能在進程,函數(shù)和過程中聲明和使用.VHDL信號(SIGNAL)是一種數(shù)值容器,不但可以容納_________,也可以保持_________.VHDL’87數(shù)據(jù)類型涉及________,_________,___________和___________.VHDL標(biāo)量型(ScalarType）是單元素最基本數(shù)據(jù)類型，涉及________,_________,________和________.在VHDL中,原則邏輯位數(shù)據(jù)有________種邏輯值.VHDL操作符涉及___________,___________,___________和__________四類.在VHDL中,預(yù)定義________可用于檢出時鐘邊沿,完畢定期檢查,獲得未約束數(shù)據(jù)類型范疇等.VHDL基本描述語句涉及_________和__________.VHDL順序語句只能出當(dāng)前_________,_________和_______中,是按程序書寫順序自上而下,一條一條執(zhí)行.VHDL并行語句在構(gòu)造體中執(zhí)行是_________,其執(zhí)行方式與語句書寫順序無關(guān).VHDLPROCESS(進程)內(nèi)部是由___________構(gòu)成,但PROCESS語句自身卻是___________.VHDL子程序有__________和______________兩種類型.VHDL過程分為過程首和過程體兩某些,如需在不同實體中調(diào)用需要將它們裝入_______________中.VHDL函數(shù)分為____________和_____________兩某些，如需在不同實體中調(diào)用需要將它們裝入程序包(Package)中.程序包是運用VHDL語言編寫,其原程序也需要以_______文獻類型保存.單項選取題1.IEEE于1987年發(fā)布了VHDL（）語法規(guī)則。①IEEESTD1076-1987②RS232③IEEE.STD_LOGIC_1164④IEEESTD1076-19932.IEEE于1993年發(fā)布了VHDL（）語法規(guī)則。①IEEESTD1076-1987②RS232③IEEE.STD_LOGIC_1164④IEEESTD1076-19933.一種能為VHDL綜合器接受，并能作為一種獨立設(shè)計單元完整VHDL程序稱為（）。①設(shè)計輸入②設(shè)計輸出③設(shè)計實體④設(shè)計構(gòu)造4.VHDL設(shè)計實體可以被高層次系統(tǒng)(),成為系統(tǒng)一某些.①輸入②輸出③仿真④調(diào)用5.VHDL最慣用庫是()原則庫.①IEEE②STD③WORK④PACKAGE6.在VHDL端口聲明語句中,用()聲明端口為輸入方向.①IN②OUT③INOUT④BUFFFR7.在VHDL端口聲明語句中,用()聲明端口為輸出方向.①IN②OUT③INOUT④BUFFFR8.在VHDL端口聲明語句中,用()聲明端口為雙向方向.①IN②OUT③INOUT④BUFFFR9.在VHDL端口聲明語句中,用()聲明端口為具備讀功能輸出方向.①IN②OUT③INOUT④BUFFFR10.在VHDL中用()來把特定構(gòu)造體關(guān)聯(lián)一種擬定實體,為一種大型系統(tǒng)設(shè)計提供管理和進行工程組織.①輸入②輸出③綜合④配備11.在VHDL中,45_235_287屬于()文字.①整數(shù)②以數(shù)制基數(shù)表達③實數(shù)④物理量12.在VHDL中,88_670_551.453_909屬于()文字.①整數(shù)②以數(shù)制基數(shù)表達③實數(shù)④物理量13.在VHDL中,16#FE#屬于()文字..①整數(shù)②以數(shù)制基數(shù)表達③實數(shù)④物理量14.在VHDL中,100m屬于()文字.①整數(shù)②以數(shù)制基數(shù)表達③實數(shù)④物理量15.在VHDL短標(biāo)記符命名規(guī)則中,以()開頭標(biāo)志符是對的.①字母②數(shù)字③字母或數(shù)字④下劃線16.在下列標(biāo)志符中,()是VHDL合法標(biāo)志符.①4h_adder②h_adder_③h_adder④_h_adde17.在VHDL中,()不能將信息帶出對它定義當(dāng)前設(shè)計單元。①信號②常量③數(shù)據(jù)④變量18.在VHDL中，（）賦值是及時發(fā)生，不存在任何延時行為。①信號②常量③數(shù)據(jù)④變量19.在VHDL中，為目的變量賦值符號是（）。①=：②=③∶=④<=20.在VHDL中,為目的信號賦值符號是().①=：②=③:=④<=21.在VHDL中,在定義信號時,可以用()符號為信號賦初值.①=：②=③:=④<=22.在VHDL中,()是單元素最基本數(shù)據(jù)類型,通慣用于描述一種單值數(shù)據(jù)對象.①標(biāo)量型②復(fù)合類型③存取類型④文獻類型23.在VHDL中,數(shù)組型(Array)和記錄型(Record)屬于()數(shù)據(jù).①標(biāo)量型②復(fù)合類型③存取類型④文獻類型24.在VHDLIEEE原則庫中,預(yù)定義原則邏輯數(shù)據(jù)STD_LOGIC有()種邏輯值.①2②3③8④925.在VHDLIEEE原則庫中,預(yù)定義位數(shù)據(jù)類型BIT有()種邏輯值.①2②3③8④926.在VHDLIEEE標(biāo)注庫中,預(yù)定義原則邏輯位STD_LOGIC數(shù)據(jù)類型中數(shù)據(jù)是用()表達.①小寫字母②大寫字母③大或小寫字母④所有是數(shù)字27.在VHDL中,加”+”和減”-“算術(shù)運算操作數(shù)據(jù)是()數(shù)據(jù)類型.①整型②實型③整型或?qū)嵭廷苋我忸愋?8.在VHDL中，可以用“*”和除“/”算術(shù)運算操作數(shù)據(jù)是（）。①integer②std_logic③bit_vector④boolean29.在VHDL中，用語句（）表達檢測clock上升沿。①clock’EVENT②clock`EVENTANDclock=’1’clock=’1’④clock`EVENTANDclock=’0’30.在VHDL中，用語句（）表達檢測clock下降沿。①clock’EVENT②clock’EVENTANDclock=’1’③clock=’0’④clock’EVENTANDclock=’0’31.在VHDL中IF語句中至少應(yīng)有1個條件語句，條件語句必要由（）表達式構(gòu)成。①BIT②STD_LOGIC③BOOLEAN④任意32.在VHDLCASE語句中,條件句中"=>"不是操作符,它只是相稱于()作用.①IF②THEN③AND④OR33.在VHDLFOR_LOOP語句中循環(huán)變量一種暫時變量,屬于LOOP語句局部變量,()事先聲明.①必要②不必③其類型要④其屬性要34.在VHDL中，預(yù)測“FORnIN0TO7LOOP”定義循環(huán)次數(shù)是（）次。①8②7③0④135.在VHDL中，下列用法中可以綜合是（）。①WAIT②WAITFOR③WAITON④WAITUNTIL36.在VHDL并行語句之間，可以用（）來傳送往來信息。①變量②變量和信號③信號④常量37.在VHDL中，PROCESS構(gòu)造內(nèi)部是由（）語句構(gòu)成。①順序②順序和并行③并行④任何38.VHDL塊語句是并行語句構(gòu)造，它內(nèi)部是由（）語句構(gòu)成。①并行和順序②順序③并行④任意39.在VHDL中，條件信號賦值語句WHEN_ELSE屬于()語句.①并行和順序②順序③并行④任意40.在元件例化(COMPONENT)語句中,用()符號實現(xiàn)名稱映射,將例化元件端口聲明語句中信號名與PORTMAP()中信號名關(guān)聯(lián)起來.①=②：=③<=④=>41.VHDLSTD庫包括TEXTIO程序包,它們是文獻()程序包.①輸入②輸入/輸出③輸出④編輯42.VHDLWORK庫是顧客設(shè)計現(xiàn)行工作庫,用于存儲()工程項目.①顧客自己設(shè)計②公共程序③共享數(shù)據(jù)④圖形文獻43.在VHD中,為了使已聲明數(shù)據(jù)類型,子程序,元件能被其她設(shè)計實體調(diào)用或共享,可以把它們匯集在()中.①實體②程序庫③構(gòu)造體④程序包3.4同步練習(xí)參照答案填空題IEEE#1076設(shè)計實體庫、程序包、實體、構(gòu)造體、配備實體，構(gòu)造體IEEESTD1076-1987（即VHDL’87）IEEESTD1076-1993（即VHDL’93）預(yù)先定義IEEE，STD_LOGIC_1164實體聲明,構(gòu)造體輸入/輸出端口,引腳邏輯構(gòu)造,邏輯功能IN(輸入)、OUT(輸出)、INOUT（雙向）、BUFFER（具備讀功能輸出）單引號字母開頭，下劃線變量、常量、信號、文獻局部變量當(dāng)前值，歷史值標(biāo)量型、復(fù)合型、存取類型、文獻類型實數(shù)類型、整數(shù)類型、枚舉類型、時間類型9邏輯操作符（LogicOperator）、關(guān)系操作符（RelationalOperator）、算術(shù)操作符（ArithmeticOperator）、符號操作符（SignOperator）屬性描述語句順序語句()SequentialStatements),并行語句（ConcurrentStatements）進程（PROCESS）、過程（PROCEDURE）、函數(shù)（FUNCTION）并行運營順序語句，并行語句過程（PROCEDURE），函數(shù)（FUNCTION）程序包（Package）函數(shù)首，函數(shù)體vhd單項選取題1.①2.④3.③4.④5.①6.①7.②8.③9.④10.④11.①12.③13.②14.④15.①16.③17.④18.④19.③20.④21.③22.①23.②24.④25.①26.②27.①28.①29.②30.④31.③32.②33.②34.①35.④36.③37.①38.③39.③40.④41.②42.①43.④VerilogHDL填空題一種基本VerilogHDL程序由__________構(gòu)成.一種完整VerilogHDL設(shè)計模塊涉及:__________,______,_________,和__________4個某些.VerilogHDL模塊端口定義用來聲明電路設(shè)計模塊_________和____________.VerilogHDL模塊VerilogHDL模塊T/O聲明用來聲明模塊端口定義中各端口數(shù)據(jù)流動方向,涉及________,_______,和_____________.VerilogHDL功能描述是用來描述設(shè)計模塊_________和模塊端口間_____________.VerilogHDL功能描述可以用________,_________,__________和__________等辦法來實現(xiàn),普通把擬定這些設(shè)計模塊描述辦法稱為建模.在VerilogHDL中常數(shù)涉及_________,______________和__________三種.VerilogHDL數(shù)字可以用___________,_____________,____________和___________4種不同數(shù)制來表達.VerilogHDL字符串是用雙引號括起來_________,它必要包括在___________.VerilogHDL簡樸標(biāo)記符可以是字母,數(shù)字，下劃線"_"和貨幣符號"$"等符號構(gòu)成任意序列,但首字符不能是________.VerilogHDL標(biāo)記符字符數(shù)不能多于___________個.在定義VerilogHDL標(biāo)記符時.大小寫字母是________.如果VerilogHDL操作符操作數(shù)只有1個,稱為________操作;如果操作符操作數(shù)有2個,稱為________操作;如果操作符操作數(shù)有3個,稱為__________操作.在進行VerilogHDL位運算時,當(dāng)兩個操作數(shù)位寬不同步,計算機會自動將兩個操作數(shù)按______對齊,位數(shù)少操作數(shù)會在高位用________補齊.在進行VerilogHDL關(guān)系運算時,如果關(guān)系是真,則計算成果為_________;如果關(guān)系是假,則計算成果是___________;如果某個操作數(shù)值不定,則計算成果為________________.在VerilogHDL"與縮減"運算中,只有操作數(shù)中數(shù)字全為_______時,成果才為1.VerilogHDL條件操作符"?:"操作數(shù)有____個.VerilogHDL變量分為__________和____________兩種.VerilogHDLregister型變量是一種數(shù)值容器,不但可以容納_____,也可以保持___,這一屬性與觸發(fā)器或寄存器記憶功能有較好相應(yīng)關(guān)系.在VerilogHDL中register型變量有_____,_____,____和____4種.VerilogHDL持續(xù)賦值語句核心字是_______,賦值符號是_____________.在VerilogHDL阻塞賦值語句中,賦值號”=”左邊賦值變量必要是__________型變量.在VerilogHDL非阻塞賦值語句中,賦值號是________,賦值變量必要是_________型變量.在VerilogHDLif語句中,系統(tǒng)對表達式值進行判斷,若值為0,x或z,則按_______解決,若為1,則按_______解決.在VerilogHDL中,使用_________核心字闡明事件時有輸入信號上述沿觸發(fā);使用_________核心字聲明事件是由輸入信號下降沿觸發(fā).VerilogHDLalways塊語句中語句是_________語句,always塊自身卻是___________語句.在VerilogHDL中,行為描述涉及___________,____________和____________3種抽象級別.在VerilogHDL中,構(gòu)造描述涉及__________和___________兩種抽象級別.單項選取題1.當(dāng)前VerilogHDL被IEEE發(fā)布原則是().①IEEESTD1076-1987②IEEE#1064-1995③IEEE.STD_LOGIC_1164④IEEESTD1076-19932.VerilogHDL是由（）語言演化來。①BASIC②C語言③PASCAL④VHDL3.一種能為VerilogHDL綜合器接受，并能作為一種獨立設(shè)計單元完整VerilogHDL程序稱為（）。①設(shè)計輸入②設(shè)計輸出③設(shè)計模塊④設(shè)計構(gòu)造4.VerilogHDL設(shè)計模塊可以被高層次系統(tǒng)（），成為系統(tǒng)一某些。①輸入②輸出③仿真④調(diào)用5.VerilogHDL模塊端口定義用來聲明電路設(shè)計模塊（）端口。①輸入②輸出③雙向④所有輸入/輸出6.在VerilogHDL模塊I/O聲明中，用來聲明端口數(shù)據(jù)流動方向核心字涉及（）。①input②output③inout④以上均可7.在VerilogHDL端口聲明語句中，用（）核心字聲明端口為輸入方向。①input②INPUT③IN④output8.在VerilogHDL端口聲明語句中，用（）核心字聲明端口為輸出方向。①input②INPUT③OUT④output9.在VerilogHDL端口聲明語句中，用（）核心字聲明端口為雙向方向。①inout②INOUT③BUFFER④buffer10.VerilogHDL功能描述是用來描述設(shè)計模塊內(nèi)部構(gòu)造和模塊端口間邏輯關(guān)系，普通把擬定這些設(shè)計模塊描述辦法稱為（）。①綜合②仿真③建模④設(shè)計11.用VerilogHDLassign語句建模辦法普通稱為（）方式。①持續(xù)賦值②并行賦值③串行賦值④函數(shù)賦值12.用VerilogHDL元件例化方式建模來完畢設(shè)計普通屬于（）描述方式。①行為②構(gòu)造③功能④行為和構(gòu)造13.VerilogHDL程序每個模塊內(nèi)容都是嵌在（）兩語句之間。①start和endmodule②module和end③module和endmodule④start和endstart14.除了end或以end開頭核心字（如endmodule）語句外，VerilogHDL每條語句后必要要有（）。①逗號“，”②句號“。”③分號“；”④冒號“：”15.VerilogHDL行注釋用符號（）開始，注釋到本行結(jié)束。①/*②//③--④*/16.在VerilogHDL常數(shù)中，未知數(shù)字是用()表達。①_②X③Z④W17.在VerilogHDL常數(shù)中，高阻態(tài)數(shù)字是用（）表達。①X②H③r④Z18.在VerilogHDL常數(shù)中，二進制數(shù)符號是用（）表達。①d或D②b或B③o或O④h或H19.在VerilogHDL常數(shù)中，八進制數(shù)符號是用（）表達。①d或D②b或B③o或O④h或H20.在VerilogHDL常數(shù)中，十六進制數(shù)符號是用（）表達。①d或D②b或B③o或O④h或H21.VerilogHDL字符串是用雙引號括起來（）序列。①可打印字符②大寫字母③小寫字母④字母或數(shù)字22.VerilogHDL簡樸標(biāo)記符可以是字母、數(shù)字和下劃線“_”和貨幣符號$構(gòu)成任意序列，但首字符不能是（）。①大寫字母②小寫字母③數(shù)字④下劃線“_”23.在VerilogHDL標(biāo)記符中使用字母規(guī)則是（）。①大小寫相似②大小寫不同③只容許用大寫④只容許小寫24.在下列符號組中，（）不能作為VerilogHDL標(biāo)記符。①CT7418②74LS138③_74138④CT74138_25.VerilogHDL核心字有97個,每個核心字所有由()構(gòu)成.①大寫字母②小寫字母③大寫或小寫字母④大寫和小寫字母26.操作符是VerilogHDL預(yù)定義函數(shù)名字,操作符是由()個字符構(gòu)成.①1②2③3④1~327.對于VerilogHDL算術(shù)運算表達式,”13%5”①13②5③3④228.在VerilogHDL邏輯運算中,設(shè)A=8`b11010001,B=8`b00011001,則表達式”A&B”成果為()①8`b00010001②8`b11011001③8`b11001000④8`b0011011129.在VerilogHDL邏輯運算中,設(shè)A=8`b11010001,B=8`b00011001,則表達式”A|B”成果為().①8`b00010001②8`b11011001③8`b11001000④8`b0011011130.在VerilogHDL邏輯運算中,設(shè)A=8`b11010001,B=8`b00011001,則表達式”A^B”成果為().①8`b00010001②8`b11011001③8`b11001000④8`b0011011131.在VerilogHDL關(guān)系運算,如果關(guān)系是真,則計算成果是().①0②1③x④z32.在VerilogHDL關(guān)系運算中,如果某個操作數(shù)值不定,則計算成果為().①0②1③x④z33.在VerilogHDL縮減操作運算中,設(shè)A=8`b11010001,則”&A”運算成果為().①0②1③x④z34.在VerilogHDL縮減操作運算中,設(shè)A=8`b11010001,則”|A”運算成果為().①0②1③x④z35.在VerilogHDL轉(zhuǎn)移操作運算中,用符號”>>”實現(xiàn)對操作數(shù)()操作.①邏輯右移②算術(shù)右移③邏輯左移