電子技術(shù)基礎(chǔ)(數(shù)字部分)-數(shù)電-(第五版)康華光主編1

1.數(shù)字邏輯基礎(chǔ)1.1數(shù)字電路與數(shù)字信號1.2數(shù)制1.3二進(jìn)制數(shù)的算術(shù)運算1.4二進(jìn)制代碼1.5二值邏輯變量與基本邏輯運算1.6邏輯函數(shù)及其表示方法1.1.1數(shù)字技術(shù)的發(fā)展及其應(yīng)用1.1.2數(shù)字集成電路的分類及特點1.1.3模擬信號與數(shù)字信號1.1.4數(shù)字信號的描述方法1.1數(shù)字電路與數(shù)字信號11.1.1數(shù)字技術(shù)的發(fā)展及其應(yīng)用1.1數(shù)字電路與數(shù)字信號目前--芯片內(nèi)部的布線細(xì)微到亞微米(0.13~0.09

m)量級微處理器的時鐘頻率高達(dá)3GHz（109Hz）90年代后-97年一片集成電路上有40億個晶體管。將來-高分子材料或生物材料制成密度更高、三維結(jié)構(gòu)的電路a)傳統(tǒng)的設(shè)計方法：b)現(xiàn)代的設(shè)計方法：采用自下而上的設(shè)計方法；由人工組裝,經(jīng)反復(fù)調(diào)試、驗證、修改完成。所用的元器件較多，電路可靠性差,設(shè)計周期長?，F(xiàn)代EDA技術(shù)實現(xiàn)硬件設(shè)計軟件化。采用從上到下設(shè)計方法，電路設(shè)計、分析、仿真、修訂全通過計算機完成。2EDA技術(shù)以計算機為基本工具、借助于軟件設(shè)計平臺，自動完成數(shù)字系統(tǒng)的仿真、邏輯綜合、布局布線等工作。最后下載到芯片，實現(xiàn)系統(tǒng)功能。使硬件設(shè)計軟件化。1、設(shè)計：在計算機上利用軟件平臺進(jìn)行設(shè)計原理圖設(shè)計VerlogHDL語言設(shè)計狀態(tài)機設(shè)計設(shè)計方法EDA（ElectronicsDesignAutomation)技術(shù)3根據(jù)電路的結(jié)構(gòu)特點及其對輸入信號的響應(yīng)規(guī)則的不同，

--數(shù)字電路可分為組合邏輯電路和時序邏輯電路。從集成度不同

--數(shù)字集成電路可分為小規(guī)模、中規(guī)模、大規(guī)模、超大規(guī)模和甚大規(guī)模五類。從電路的形式不同，

--數(shù)字電路可分為集成電路和分立電路從器件不同

--數(shù)字電路可分為TTL和CMOS電路1、數(shù)字集成電路的分類1.1.2、數(shù)字集成電路的分類及特點43、數(shù)字電路的分析、設(shè)計與測試(1)數(shù)字電路的分析方法數(shù)字電路的分析:根據(jù)電路確定電路輸出與輸入之間的邏輯關(guān)系。(2)

數(shù)字電路的設(shè)計方法數(shù)字電路的設(shè)計:從給定的邏輯功能要求出發(fā)，選擇適當(dāng)?shù)倪壿嬈骷?，設(shè)計出符合要求的邏輯電路。設(shè)計方式:分為傳統(tǒng)的設(shè)計方式和基于EDA軟件的設(shè)計方式。

分析工具：邏輯代數(shù)。電路邏輯功能主要用真值表、功能表、邏輯表達(dá)式和波形圖。5uOt

Otu模擬信號---時間和數(shù)值均連續(xù)變化的電信號，如正弦波、三角波等1.1.3

數(shù)字信號與數(shù)字信號數(shù)字信號---在時間上和數(shù)值上均是離散的信號數(shù)字電路和模擬電路：工作信號，研究的對象不同，分析、設(shè)計方法以及所用的數(shù)學(xué)工具也相應(yīng)不同63、模擬信號的數(shù)字表示由于數(shù)字信號便于存儲、分析和傳輸，通常都將模擬信號轉(zhuǎn)換為數(shù)字信號.

0

0

模擬信號

模數(shù)轉(zhuǎn)換器

3V

數(shù)字輸出

0

0

0

0

1

1

模數(shù)轉(zhuǎn)換的實現(xiàn)7電壓(V)二值邏輯電平+51H(高電平)00L(低電平)邏輯電平與電壓值的關(guān)系（正邏輯）1.1.4數(shù)字信號的描述方法1、二值數(shù)字邏輯和邏輯電平

a、在電路中用低、高電平表示0、1兩種邏輯狀態(tài)

0、1數(shù)碼---表示數(shù)量時稱二進(jìn)制數(shù)表示方式二值數(shù)字邏輯

---表示事物狀態(tài)時稱二值邏輯8(a)用邏輯電平描述的數(shù)字波形(b)16位數(shù)據(jù)的圖形表示2、數(shù)字波形數(shù)字波形------是信號邏輯電平對時間的圖形表示.9高電平低電平有脈沖*非歸零型*歸零型

比特率--------每秒鐘轉(zhuǎn)輸數(shù)據(jù)的位數(shù)無脈沖(1)數(shù)字波形的兩種類型:10(2)周期性和非周期性

非周期性數(shù)字波形周期性數(shù)字波形

11例1.1.1

某通信系統(tǒng)每秒鐘傳輸1544000位(1.544兆位)數(shù)據(jù)，求每位數(shù)據(jù)的時間。解：按題意，每位數(shù)據(jù)的時間為例1.1.2

設(shè)周期性數(shù)字波形的高電平持續(xù)6ms，低電平持續(xù)10ms，求占空比q。解：因數(shù)字波形的脈沖寬度tw=6ms，周期T=6ms+10ms=16ms。12非理想脈沖波形(3)實際脈沖波形及主要參數(shù)13幾個主要參數(shù):占空比Q-----表示脈沖寬度占整個周期的百分比上升時間tr

和下降時間tf

----從脈沖幅值的10%到90%上升

下降所經(jīng)歷的時間(典型值ns)脈沖寬度(tw

)----脈沖幅值的50%的兩個時間所跨越的時間周期(T)----表示兩個相鄰脈沖之間的時間間隔

tr脈沖寬度

tw

0.5V

4.5V

2.5V

幅值=5.0V

0.0V

5.0V

tf0.5V

2.5V

4.5V

14(4)時序圖----表明各個數(shù)字信號時序關(guān)系的多重波形圖。

由于各信號的路徑不同，這些信號之間不可能嚴(yán)格保持同步關(guān)系。為了保證可靠工作，各信號之間通常允許一定的時差，但這些時差必須限定在規(guī)定范圍內(nèi)，各個信號的時序關(guān)系用時序圖表達(dá)。15

1.2.1十進(jìn)制1.2數(shù)制

1.2.2二進(jìn)制

1.2.3二-十進(jìn)制之間的轉(zhuǎn)換

1.2.4十六進(jìn)制和八進(jìn)制16一般表達(dá)式:

1.2.1十進(jìn)制十進(jìn)制采用0,1,2,3,4,5,6,7,8,9十個數(shù)碼，其進(jìn)位的規(guī)則是“逢十進(jìn)一”。4587.29=4

103+5102+8101+7100+210

1+910

2系數(shù)位權(quán)任意進(jìn)制數(shù)的一般表達(dá)式為:各位的權(quán)都是10的冪。1.2數(shù)制數(shù)制:多位數(shù)碼中的每一位數(shù)的構(gòu)成及低位向高位進(jìn)位的規(guī)則17

1.2.2

二進(jìn)制二進(jìn)制數(shù)的一般表達(dá)式為:例如：1+1=10=1×21+0×20位權(quán)系數(shù)二進(jìn)制數(shù)只有0、1兩個數(shù)碼，進(jìn)位規(guī)律是：“逢二進(jìn)一”

.1、二進(jìn)制數(shù)的表示方法各位的權(quán)都是2的冪。18（1）易于電路表達(dá)---0、1兩個值，可以用管子的導(dǎo)通或截止，燈泡的亮或滅、繼電器觸點的閉合或斷開來表示。2、二進(jìn)制的優(yōu)點（2）二進(jìn)制數(shù)字裝置所用元件少,電路簡單、可靠。（3）基本運算規(guī)則簡單,運算操作方便。

iD/mA

O

vDS

/VVGS1

VGS2

VGS3

VGS4

飽和區(qū)

可變電阻區(qū)

截止區(qū)

vO

Rd

VDD

vI

193、二進(jìn)制數(shù)波形表示20（1）二進(jìn)制數(shù)據(jù)的串行傳輸4、二進(jìn)制數(shù)據(jù)的傳輸211)、十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)：

a.整數(shù)的轉(zhuǎn)換:

“輾轉(zhuǎn)相除”法:將十進(jìn)制數(shù)連續(xù)不斷地除以2,直至商為零，所得余數(shù)由低位到高位排列，即為所求二進(jìn)制數(shù)整數(shù)部分小數(shù)部分1.2.3二-十進(jìn)制之間的轉(zhuǎn)換（自學(xué)）22解：根據(jù)上述原理，可將(37)D按如下的步驟轉(zhuǎn)換為二進(jìn)制數(shù)由上得(37)D=(100101)B例1.2.2

將十進(jìn)制數(shù)(37)D轉(zhuǎn)換為二進(jìn)制數(shù)。當(dāng)十進(jìn)制數(shù)較大時，有什么方法使轉(zhuǎn)換過程簡化?23解：由于27為128，而133－128=5=22＋20，例1.2.3將(133)D轉(zhuǎn)換為二進(jìn)制數(shù)所以對應(yīng)二進(jìn)制數(shù)b7=1，b2=1，b0=1，其余各系數(shù)均為0，所以得(133)D=(10000101)B24b.小數(shù)的轉(zhuǎn)換:對于二進(jìn)制的小數(shù)部分可寫成

將上式兩邊分別乘以2，得 由此可見，將十進(jìn)制小數(shù)乘以2，所得乘積的整數(shù)即為不難推知，將十進(jìn)制小數(shù)每次除去上次所得積中的整數(shù)再乘以2，直到滿足誤差要求進(jìn)行“四舍五入”為止，就可完成由十進(jìn)制小數(shù)轉(zhuǎn)換成二進(jìn)制小數(shù)。25解由于精度要求達(dá)到0.1%，需要精確到二進(jìn)制小數(shù)10位，即1/210=1/1024。0.39×2=0.78b-1=00.78×2=1.56b-2=10.56×2=1.12b-3=10.12×2=0.24b-4=00.24×2=0.48b-5=00.48×2=0.96b-6=00.96×2=1.92b-7=10.92×2=1.84b-8=10.84×2=1.68b-9=10.68×2=1.36b-10=1所以

%1.0。到例將十進(jìn)制小數(shù)(0.39)D轉(zhuǎn)換成二進(jìn)制數(shù),要求精度達(dá)26

十六進(jìn)制數(shù)中只有0,1,2,3,4,5,6,7,8,9,A、B、C、D、E、F十六個數(shù)碼，進(jìn)位規(guī)律是“逢十六進(jìn)一”。各位的權(quán)均為16的冪。1.十六進(jìn)制一般表達(dá)式：例如1.2.4十六進(jìn)制和八進(jìn)制各位的權(quán)都是16的冪。272、二--十六進(jìn)制之間的轉(zhuǎn)換

二進(jìn)制轉(zhuǎn)換成十六進(jìn)制：因為16進(jìn)制的基數(shù)16=24，所以，可將四位二進(jìn)制數(shù)表示一位16進(jìn)制數(shù)，即0000～1111表示0-F。例

(111100010101110)B=將每位16進(jìn)制數(shù)展開成四位二進(jìn)制數(shù)，排列順序不變即可。例(BEEF)H=(78AE)H

(1011111011101111)B十六進(jìn)制轉(zhuǎn)換成二進(jìn)制：例

(111100010101110)B=283.八進(jìn)制

八進(jìn)制數(shù)中只有0,1,2,3,4,5,6,7八個數(shù)碼，進(jìn)位規(guī)律是“逢八進(jìn)一”。各位的權(quán)都是8的冪。一般表達(dá)式八進(jìn)制就是以8為基數(shù)的計數(shù)體制。294、二-八進(jìn)制之間的轉(zhuǎn)換（自學(xué)）將每位八進(jìn)制數(shù)展開成三位二進(jìn)制數(shù)，排列順序不變即可。轉(zhuǎn)換時，由小數(shù)點開始，整數(shù)部分自右向左，小數(shù)部分自左向右，三位一組，不夠三位的添零補齊，則每三位二進(jìn)制數(shù)表示一位八進(jìn)制數(shù)。因為八進(jìn)制的基數(shù)8=23

，所以，可將三位二進(jìn)制數(shù)表示一位八進(jìn)制數(shù)，即000～111表示0～7例

(10110.011)B=例

(752.1)O=(26.3)O

(111101010.001)B305.十六進(jìn)制的優(yōu)點：

1、）與二進(jìn)制之間的轉(zhuǎn)換容易；

2、）計數(shù)容量較其它進(jìn)制都大。假如同樣采用四位數(shù)碼，二進(jìn)制最多可計至(1111)B=(15)D；八進(jìn)制可計至(7777)O=(2800)D；十進(jìn)制可計至(9999)D；十六進(jìn)制可計至(FFFF)H=(65535)D，即64K。其容量最大。

3、）書寫簡潔。311.3二進(jìn)制的算術(shù)運算（自學(xué)）

1.3.1無符號二進(jìn)制的數(shù)算術(shù)運算

1.3.2有符號二進(jìn)制的數(shù)算術(shù)運算32

1.3二進(jìn)制的算術(shù)運算（自學(xué)）

1、二進(jìn)制加法無符號二進(jìn)制的加法規(guī)則：

0+0=0，0+1=1，1+1=10。例1.3.1計算兩個二進(jìn)制數(shù)1010和0101的和。

1.3.1無符號數(shù)算術(shù)運算無符號二進(jìn)制數(shù)的減法規(guī)則：0-0=0，1-1=0，1-0=10-1=112．二進(jìn)制減法例1.3.2計算兩個二進(jìn)制數(shù)1010和0101的差。

33

3、乘法和除法例

二進(jìn)制數(shù)1010和0101的積。

例

二進(jìn)制數(shù)1010和111之商.34

1.3.2帶符號二進(jìn)制的減法運算二進(jìn)制數(shù)的最高位表示符號位，且用0表示正數(shù)，用1表示負(fù)數(shù)。其余部分用原碼的形式表示數(shù)值位。有符號的二進(jìn)制數(shù)表示:1.二進(jìn)制數(shù)的補碼表示補碼或反碼的最高位為符號位，正數(shù)為0，負(fù)數(shù)為1。當(dāng)二進(jìn)制數(shù)為正數(shù)時，其補碼、反碼與原碼相同。當(dāng)二進(jìn)制數(shù)為負(fù)數(shù)時，將原碼的數(shù)值位逐位求反，然后在最低位加1得到補碼。(+11)D=(01011)B(

11)D=(11011)B35減法運算的原理:減去一個正數(shù)相當(dāng)于加上一個負(fù)數(shù)A

B=A+(B)，對(B)求補碼，然后進(jìn)行加法運算。2.二進(jìn)制補碼的減法運算例1.3.7

試用4位二進(jìn)制補碼計算5

2。自動丟棄解：因為(5

2)補=(5)補+(2)

補=0101+1110=0011所以52=336

例1.3.8試用4位二進(jìn)制補碼計算5+7。3.

溢出解決溢出的辦法:進(jìn)行位擴展.解：因為(5+7)補=(5)補+(7)

補=0101+0111=1100374.溢出的判別當(dāng)方框中的進(jìn)位位與和數(shù)的符號位（即b3位）相同時，則運算結(jié)果是錯誤的，產(chǎn)生溢出。如何判斷是否產(chǎn)生溢出？38碼制:編制代碼所要遵循的規(guī)則二進(jìn)制代碼的位數(shù)(n),與需要編碼的事件（或信息）的個數(shù)(N)之間應(yīng)滿足以下關(guān)系：2n-1≤N≤2n1.二—十進(jìn)制碼進(jìn)制碼(數(shù)值編碼)(BCD碼-----BinaryCodeDecimal）用4位二進(jìn)制數(shù)來表示一位十進(jìn)制數(shù)中的0~9十個數(shù)碼。

從4位二進(jìn)制數(shù)16種代碼中,選擇10種來表示0~9個數(shù)碼的方案有很多種。每種方案產(chǎn)生一種BCD碼。

1.4二進(jìn)制代碼1.4.1二-十進(jìn)制碼1.4.2格雷碼1.4.3ASCII碼39BCD碼十進(jìn)制數(shù)碼8421碼2421碼5421碼余3碼余3循環(huán)碼000000000000000110010100010001000101000110200100010001001010111300110011001101100101401000100010001110100501011011100010001100601101100100110011101701111101101010101111810001110101110111110910011111110011001010（1）幾種常用的BCD代碼1.4.1二-十進(jìn)制碼40

（2）各種編碼的特點

余３碼的特點:當(dāng)兩個十進(jìn)制的和是10時，相應(yīng)的二進(jìn)制正好是16，于是可自動產(chǎn)生進(jìn)位信號,而不需修正.0和9,1和8,…..6和4的余３碼互為反碼,這對在求對于10的補碼很方便。余3碼循環(huán)碼：相鄰的兩個代碼之間僅一位的狀態(tài)不同。按余3碼循環(huán)碼組成計數(shù)器時，每次轉(zhuǎn)換過程只有一個觸發(fā)器翻轉(zhuǎn)，譯碼時不會發(fā)生競爭－冒險現(xiàn)象。

有權(quán)碼：編碼與所表示的十進(jìn)制數(shù)之間的轉(zhuǎn)算容易如(10010000)8421BCD=(90)Ｄ41對于有權(quán)BCD碼，可以根據(jù)位權(quán)展開求得所代表的十進(jìn)制數(shù)。如：[]BCD8421

0111()D

7=11214180+++=

[]()D

BCD2421

7112041211101=+++=

(4)求BCD代碼表示的十進(jìn)制數(shù)

對于一個多位的十進(jìn)制數(shù)，需要有與十進(jìn)制位數(shù)相同的幾組BCD代碼來表示。例如：不能省略！不能省略！

(3)用BCD代碼表示十進(jìn)制數(shù)421.4.2格雷碼

格雷碼是一種無權(quán)碼。二進(jìn)制碼b3b2b1b0格雷碼G3G2G1G000000001001000110100010101100111100010011010101111001101111011110000000100110010011001110101010011001101111111101010101110011000

編碼特點是：任何兩個相鄰代碼之間僅有一位不同。

該特點常用于模擬量的轉(zhuǎn)換。當(dāng)模擬量發(fā)生微小變化，格雷碼僅僅改變一位，這與其它碼同時改變2位或更多的情況相比，更加可靠,且容易檢錯。43

1.4.3ASCII碼(字符編碼)

ASCII碼即美國標(biāo)準(zhǔn)信息交換碼。它共有128個代碼，可以表示大、小寫英文字母、十進(jìn)制數(shù)、標(biāo)點符號、運算符號、控制符號等，普遍用于計算機的鍵盤指令輸入和數(shù)據(jù)等。442.邏輯代數(shù)與硬件描述語言基礎(chǔ)2.1

邏輯代數(shù)

2.2

邏輯函數(shù)的卡諾圖化簡法2.3

硬件描述語言VerilogHDL基礎(chǔ)教學(xué)基本要求1、熟悉邏輯代數(shù)常用基本定律、恒等式和規(guī)則。3、熟悉硬件描述語言VerilogHDL2、掌握邏輯代數(shù)的變換和卡諾圖化簡法；

2.1.1

邏輯代數(shù)的基本定律和恒等式2.1

邏輯代數(shù)2.1.3

邏輯函數(shù)的變換及代數(shù)化簡法2.1.2

邏輯代數(shù)的基本規(guī)則452.1

邏輯代數(shù)邏輯代數(shù)又稱布爾代數(shù)。它是分析和設(shè)計現(xiàn)代數(shù)字邏輯電路不可缺少的數(shù)學(xué)工具。邏輯代數(shù)有一系列的定律、定理和規(guī)則，用于對數(shù)學(xué)表達(dá)式進(jìn)行處理，以完成對邏輯電路的化簡、變換、分析和設(shè)計。

邏輯關(guān)系指的是事件產(chǎn)生的條件和結(jié)果之間的因果關(guān)系。在數(shù)字電路中往往是將事情的條件作為輸入信號，而結(jié)果用輸出信號表示。條件和結(jié)果的兩種對立狀態(tài)分別用邏輯“1”和“0”表示。46

1、基本公式交換律：A+B=B+AA·B=B·A結(jié)合律：A+B+C=(A+B)+C

A·B·C=(A·B)·C

分配律：A+BC=(A+B)(A+C)A(B+C)=AB+AC

A·1=AA·0=0A+0=AA+1=10、1律：A·A=0A+A=1互補律：

2.1.1邏輯代數(shù)的基本定律和恒等式47重疊律：A+A=AA·A=A反演律：AB=A+B

A+B=A·B吸收律

其它常用恒等式

AB＋AC＋BC＝AB+ACAB＋AC＋BCD＝AB+AC482、基本公式的證明例

證明，列出等式、右邊的函數(shù)值的真值表(真值表證明法)01·1=001+1=0001111·0=101+0=0011010·1=100+1=0100110·0=110+0=11100A+BA+BABAB49

2.1.2邏輯代數(shù)的基本規(guī)則

代入規(guī)則

：在包含變量A邏輯等式中，如果用另一個函數(shù)式代入式中所有A的位置，則等式仍然成立。這一規(guī)則稱為代入規(guī)則。例：B(A+C)=BA+BC，用A+D代替A，得B[(A+D)+C]=B(A+D)+BC=BA+BD+BC代入規(guī)則可以擴展所有基本公式或定律的應(yīng)用范圍50對于任意一個邏輯表達(dá)式L，若將其中所有的與（?）換成或（+），或（+）換成與（?）；原變量換為反變量，反變量換為原變量；將1換成0，0換成1；則得到的結(jié)果就是原函數(shù)的反函數(shù)。2.反演規(guī)則：例2.1.1試求的非函數(shù)解：按照反演規(guī)則，得

51對于任何邏輯函數(shù)式，若將其中的與（?）換成或（+），或（+）換成與（?）；并將1換成0，0換成1；那么，所得的新的函數(shù)式就是L的對偶式，記作。

例:邏輯函數(shù)的對偶式為3.對偶規(guī)則：當(dāng)某個邏輯恒等式成立時，則該恒等式兩側(cè)的對偶式也相等。這就是對偶規(guī)則。利用對偶規(guī)則，可從已知公式中得到更多的運算公式，例如，吸收律52“或-與”表達(dá)式“與非-與非”表達(dá)式

“與-或-非”表達(dá)式“或非－或非”表達(dá)式“與-或”表達(dá)式

2.1.3

邏輯函數(shù)的代數(shù)法化簡1、邏輯函數(shù)的最簡與-或表達(dá)式在若干個邏輯關(guān)系相同的與-或表達(dá)式中，將其中包含的與項數(shù)最少，且每個與項中變量數(shù)最少的表達(dá)式稱為最簡與-或表達(dá)式。532、邏輯函數(shù)的化簡方法化簡的主要方法：１．公式法（代數(shù)法）２．圖解法（卡諾圖法）代數(shù)化簡法：運用邏輯代數(shù)的基本定律和恒等式進(jìn)行化簡的方法。

并項法:

54吸收法：

A+AB=A

消去法：

配項法：A+AB=A+B55)例2.1.7

已知邏輯函數(shù)表達(dá)式為，要求：（1）最簡的與-或邏輯函數(shù)表達(dá)式，并畫出相應(yīng)的邏輯圖；（2）僅用與非門畫出最簡表達(dá)式的邏輯圖。解：)

)

56例2.1.8試對邏輯函數(shù)表達(dá)式進(jìn)行變換，僅用或非門畫出該表達(dá)式的邏輯圖。解：572.2

邏輯函數(shù)的卡諾圖化簡法2.2.2邏輯函數(shù)的最小項表達(dá)式2.2.1最小項的定義及性質(zhì)2.2.4用卡諾圖化簡邏輯函數(shù)2.2.3用卡諾圖表示邏輯函數(shù)581.邏輯代數(shù)與普通代數(shù)的公式易混淆，化簡過程要求對所 有公式熟練掌握；2.代數(shù)法化簡無一套完善的方法可循，它依賴于人的經(jīng)驗 和靈活性；3.用這種化簡方法技巧強，較難掌握。特別是對代數(shù)化簡 后得到的邏輯表達(dá)式是否是最簡式判斷有一定困難。 卡諾圖法可以比較簡便地得到最簡的邏輯表達(dá)式。代數(shù)法化簡在使用中遇到的困難：59n個變量X1,X2,…,Xn的最小項是n個因子的乘積，每個變量都以它的原變量或非變量的形式在乘積項中出現(xiàn)，且僅出現(xiàn)一次。一般n個變量的最小項應(yīng)有2n個。

、、A(B+C)等則不是最小項。例如，A、B、C三個邏輯變量的最小項有（23＝）8個，即、、、、、、、1.最小項的意義2.2.1

最小項的定義及其性質(zhì)60對于變量的任一組取值，全體最小項之和為1。對于任意一個最小項，只有一組變量取值使得它的值為1；

對于變量的任一組取值，任意兩個最小項的乘積為0；0001000000000101000000010001000001000000100001100010000101000001001100000001011100000001三個變量的所有最小項的真值表

2、最小項的性質(zhì)

613、最小項的編號

三個變量的所有最小項的真值表m0m1m2m3m4m5m6m7最小項的表示：通常用mi表示最小項，m

表示最小項,下標(biāo)i為最小項號。000100000000010100000001000100000100000010000110001000010100000100110000000101110000000162

2.2.2

邏輯函數(shù)的最小項表達(dá)式

為“與或”邏輯表達(dá)式；在“與或”式中的每個乘積項都是最小項。例1將化成最小項表達(dá)式=m7＋m6＋m3＋m5

邏輯函數(shù)的最小項表達(dá)式：63例2

將

化成最小項表達(dá)式a.去掉非號b.去括號642.2.3用卡諾圖表示邏輯函數(shù)1、卡諾圖的引出卡諾圖：將n變量的全部最小項都用小方塊表示，并使具有邏輯相鄰的最小項在幾何位置上也相鄰地排列起來，這樣,所得到的圖形叫n變量的卡諾圖。邏輯相鄰的最小項：如果兩個最小項只有一個變量互為反變量，那么，就稱這兩個最小項在邏輯上相鄰。如最小項m6=ABC、與m7=ABC在邏輯上相鄰m7m665AB10100100011110

m0

m1

m2

m3

m4

m5

m6

m7

m12

m13

m14

m15

m8

m9

m10

m110001111000011110ABCD三變量卡諾圖四變量卡諾圖兩變量卡諾圖m0m1m2m3ACCBCA

m0

m1

m2

m3

m4

m5

m6

m7ADBB2、卡諾圖的特點:各小方格對應(yīng)于各變量不同的組合，而且上下左右在幾何上相鄰的方格內(nèi)只有一個因子有差別，這個重要特點成為卡諾圖化簡邏輯函數(shù)的主要依據(jù)。

663.已知邏輯函數(shù)畫卡諾圖當(dāng)邏輯函數(shù)為最小項表達(dá)式時，在卡諾圖中找出和表達(dá)式中最小項對應(yīng)的小方格填上1，其余的小方格填上0（有時也可用空格表示），就可以得到相應(yīng)的卡諾圖。任何邏輯函數(shù)都等于其卡諾圖中為1的方格所對應(yīng)的最小項之和。例1：畫出邏輯函數(shù)L(A,B,C,D)=(0,1,2,3,4,8,10,11,14,15)的卡諾圖67例2

畫出下式的卡諾圖00000解1.將邏輯函數(shù)化為最小項表達(dá)式2.填寫卡諾圖68

2.2.4用卡諾圖化簡邏輯函數(shù)

1、化簡的依據(jù)692、化簡的步驟用卡諾圖化簡邏輯函數(shù)的步驟如下：(4)將所有包圍圈對應(yīng)的乘積項相加。(1)將邏輯函數(shù)寫成最小項表達(dá)式(2)按最小項表達(dá)式填卡諾圖，凡式中包含了的最小項，其對應(yīng)方格填1，其余方格填0。(3)合并最小項，即將相鄰的1方格圈成一組(包圍圈)，每一組含2n個方格，對應(yīng)每個包圍圈寫成一個新的乘積項。本書中包圍圈用虛線框表示。70畫包圍圈時應(yīng)遵循的原則：

（1）包圍圈內(nèi)的方格數(shù)一定是2n個，且包圍圈必須呈矩形。（2）循環(huán)相鄰特性包括上下底相鄰，左右邊相鄰和四角相鄰。（3）同一方格可以被不同的包圍圈重復(fù)包圍多次，但新增的包圍圈中一定要有原有包圍圈未曾包圍的方格。（4）一個包圍圈的方格數(shù)要盡可能多,包圍圈的數(shù)目要可能少。71例

:用卡諾圖法化簡下列邏輯函數(shù)（2）畫包圍圈合并最小項，得最簡與-或表達(dá)式

解：(1)由L畫出卡諾圖(0，2，5，7，8，10，13，15)720111111111111110例:用卡諾圖化簡0111111111111110圈0圈1732.2.5

含無關(guān)項的邏輯函數(shù)及其化簡1、什么叫無關(guān)項：在真值表內(nèi)對應(yīng)于變量的某些取值下，函數(shù)的值可以是任意的，或者這些變量的取值根本不會出現(xiàn)，這些變量取值所對應(yīng)的最小項稱為無關(guān)項或任意項。在含有無關(guān)項邏輯函數(shù)的卡諾圖化簡中，它的值可以取0或取1，具體取什么值，可以根據(jù)使函數(shù)盡量得到簡化而定。74例:要求設(shè)計一個邏輯電路，能夠判斷一位十進(jìn)制數(shù)是奇數(shù)還是偶數(shù)，當(dāng)十進(jìn)制數(shù)為奇數(shù)時，電路輸出為1，當(dāng)十進(jìn)制數(shù)為偶數(shù)時，電路輸出為0。

1111

1110

1101

1100

1011

101011001010001011100110101010010010011000101000100000LABCD解:(1)列出真值表(2)畫出卡諾圖(3)卡諾圖化簡75習(xí)題2.1.1(1)2.1.3(2),(3)2.1.4(1),(3)2.1.7(2),(3)2.2.3(1),(2),(5),(6)763

邏輯門電路3.1MOS邏輯門電路3.2

TTL邏輯門電路3.5

邏輯描述中的幾個問題3.6

邏輯門電路使用中的幾個實際問題773.1MOS邏輯門3.1.1

數(shù)字集成電路簡介3.1.2

邏輯門的一般特性3.1.3

MOS開關(guān)及其等效電路3.1.4

CMOS反相器3.1.5

CMOS邏輯門電路3.1.6

CMOS漏極開路門和三態(tài)輸出門電路3.1.7

CMOS傳輸門3.1.8

CMOS邏輯門電路的技術(shù)參數(shù)781、邏輯門:實現(xiàn)基本邏輯運算和復(fù)合邏輯運算的單元電路。2、邏輯門電路的分類二極管門電路三極管門電路TTL門電路MOS門電路PMOS門CMOS門邏輯門電路分立門電路集成門電路NMOS門3.1.1

數(shù)字集成電路簡介791.CMOS集成電路:廣泛應(yīng)用于超大規(guī)模、甚大規(guī)模集成電路

4000系列74HC74HCT74VHC74VHCT速度慢與TTL不兼容抗干擾功耗低74LVC74VAUC速度加快與TTL兼容負(fù)載能力強抗干擾功耗低速度兩倍于74HC與TTL兼容負(fù)載能力強抗干擾功耗低低(超低)電壓速度更加快與TTL兼容負(fù)載能力強抗干擾功耗低

74系列74LS系列74AS系列74ALS2.TTL集成電路:廣泛應(yīng)用于中大規(guī)模集成電路3.1.1數(shù)字集成電路簡介80VNH

—當(dāng)前級門輸出高電平的最小值時允許負(fù)向噪聲電壓的最大值。負(fù)載門輸入高電平時的噪聲容限：VNL—當(dāng)前級門輸出低電平的最大值時允許正向噪聲電壓的最大值負(fù)載門輸入低電平時的噪聲容限：2.

噪聲容限VNH=VOH(min)－VIH(min)

VNL=VIL(max)－VOL(max)在保證輸出電平不變的條件下，輸入電平允許波動的范圍。它表示門電路的抗干擾能力

1

驅(qū)動門

vo

1

負(fù)載門

vI

噪聲

81類型參數(shù)74HCVDD=5V74HCTVDD=5V74LVCVDD=3.3V74AUCVDD=1.8VtPLH或tPHL(ns)782.10.93.傳輸延遲時間傳輸延遲時間是表征門電路開關(guān)速度的參數(shù)，它說明門電路在輸入脈沖波形的作用下，其輸出波形相對于輸入波形延遲了多長的時間。CMOS電路傳輸延遲時間

tPHL

輸出

50%

90%

50%

10%

tPLH

tf

tr

輸入

50%

50%

10%

90%

824.功耗靜態(tài)功耗：指的是當(dāng)電路沒有狀態(tài)轉(zhuǎn)換時的功耗，即門電路空載時電源總電流ID與電源電壓VDD的乘積。5.延時

功耗積是速度功耗綜合性的指標(biāo).延時

功耗積，用符號DP表示 扇入數(shù)：取決于邏輯門的輸入端的個數(shù)。6.扇入與扇出數(shù)動態(tài)功耗：指的是電路在輸出狀態(tài)轉(zhuǎn)換時的功耗，對于TTL門電路來說，靜態(tài)功耗是主要的。CMOS電路的靜態(tài)功耗非常低，CMOS門電路有動態(tài)功耗83扇出數(shù)：是指其在正常工作情況下，所能帶同類門電路的最大數(shù)目。

（a)帶拉電流負(fù)載當(dāng)負(fù)載門的個數(shù)增加時，總的拉電流將增加，會引起輸出高電壓的降低。但不得低于輸出高電平的下限值，這就限制了負(fù)載門的個數(shù)。

高電平扇出數(shù):IOH:驅(qū)動門的輸出端為高電平電流IIH:負(fù)載門的輸入電流為。84(b)帶灌電流負(fù)載當(dāng)負(fù)載門的個數(shù)增加時，總的灌電流IOL將增加，同時也將引起輸出低電壓VOL的升高。當(dāng)輸出為低電平，并且保證不超過輸出低電平的上限值。IOL

：驅(qū)動門的輸出端為低電平電流 IIL：負(fù)載門輸入端電流之和 85電路類型電源電壓/V傳輸延遲時間/ns靜態(tài)功耗/mW功耗－延遲積/mW-ns直流噪聲容限輸出邏輯擺幅/VVNL/VVNH/VTTLCT54/74＋510151501.22.23.5CT54LS/74LS＋57.52150.40.53.5HTL＋158530255077.513ECLCE10K系列－5.2225500.1550.1250.8CE100K系列－4.50.7540300.1350.1300.8CMOSVDD=5V＋5455×10－3225×10－32.23.45VDD=15V＋151215×10－3180×10－36.59.015高速CMOS＋581×10－38×10－31.01.55

各類數(shù)字集成電路主要性能參數(shù)的比較863.1.3

MOS開關(guān)及其等效電路：MOS管工作在可變電阻區(qū)，輸出低電平:MOS管截止，輸出高電平當(dāng)υI

<VT當(dāng)υI

>VT87MOS管相當(dāng)于一個由vGS控制的無觸點開關(guān)。MOS管工作在可變電阻區(qū)，相當(dāng)于開關(guān)“閉合”，輸出為低電平。MOS管截止，相當(dāng)于開關(guān)“斷開”輸出為低電平。當(dāng)輸入為低電平時：當(dāng)輸入為高電平時：883.1.4

CMOS

反相器1.工作原理AL1+VDD+10VD1S1vivOTNTPD2S20V+10VvivGSNvGSPTNTPvO0V0V-10V截止導(dǎo)通10V10V10V0V導(dǎo)通截止0VVTN=2VVTP=-2V邏輯圖邏輯表達(dá)式vi(A)0vO(L)1邏輯真值表10892.電壓傳輸特性和電流傳輸特性VTN電壓傳輸特性90A

BTN1TP1

TN2TP2L00011011截止導(dǎo)通截止導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止截止導(dǎo)通截止截止截止截止導(dǎo)通導(dǎo)通1110與非門1.CMOS與非門vA+VDD+10VTP1TN1TP2TN2ABLvBvLAB&(a)電路結(jié)構(gòu)(b)工作原理VTN=2VVTP=-2V0V10V3.1.5CMOS邏輯門91或非門2.CMOS或非門+VDD+10VTP1TN1TN2TP2ABLA

BTN1TP1TN2TP2L00011011截止導(dǎo)通截止導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止截止導(dǎo)通截止截止截止截止導(dǎo)通導(dǎo)通1000AB≥10V10VVTN=2VVTP=-2V923.異或門電路=A⊙B931.CMOS漏極開路門1.）CMOS漏極開路門的提出輸出短接，在一定情況下會產(chǎn)生低阻通路，大電流有可能導(dǎo)致器件的損毀，并且無法確定輸出是高電平還是低電平。3.1.6CMOS漏極開路（OD）門和三態(tài)輸出門電路+VDDTN1TN2AB+VDDAB0194（2）漏極開路門的結(jié)構(gòu)與邏輯符號(c)可以實現(xiàn)線與功能;+VDDVSSTP1TN1TP2TN2ABL電路邏輯符號(b)與非邏輯不變漏極開路門輸出連接(a)工作時必須外接電源和電阻;952.三態(tài)(TSL)輸出門電路10011截止導(dǎo)通111高阻

×0

輸出L輸入A使能EN001100截止導(dǎo)通010截止截止X1邏輯功能：高電平有效的同相邏輯門01963.1.7CMOS傳輸門(雙向模擬開關(guān))

1.CMOS傳輸門電路電路邏輯符號υI

/υO(shè)υo/υIC等效電路972、CMOS傳輸門電路的工作原理

設(shè)TP:|VTP|=2V，TN:VTN=2V

I的變化范圍為－5V到+5V。

5V+5V

5V到+5V

GSN<VTN,TN截止

GSP=5V

(-5V到+5V)=(10到0)V開關(guān)斷開，不能轉(zhuǎn)送信號

GSN=-5V

(－5V到+5V)=(0到-10)V

GSP>0,TP截止1）當(dāng)c=0，c=1時c=0=-5V，c

=1=+5V98

C

TP

vO/vI

vI/vO

+5V

–5V

TN

C

+5V

5V

GSP=

5V

(－3V~+5V)=

2V~

10V

GSN=5V

(－5V~+3V)=(10~2)Vb、

I=3V~5V

GSN>VTN,TN導(dǎo)通a、

I=5V~3VTN導(dǎo)通，TP導(dǎo)通

GSP>|VT|,TP導(dǎo)通C、

I=3V~3V2）當(dāng)c=1，c=0時99傳輸門組成的數(shù)據(jù)選擇器C=0TG1導(dǎo)通,TG2斷開

L=XTG2導(dǎo)通,TG1斷開

L=YC=1傳輸門的應(yīng)用TG1TG2100CMOS邏輯集成器件發(fā)展使它的技術(shù)參數(shù)從總體上來說已經(jīng)達(dá)到或者超過TTL器件的水平。CMOS器件的功耗低、扇出數(shù)大，噪聲容限大，靜態(tài)功耗小，動態(tài)功耗隨頻率的增加而增加。參數(shù)系列傳輸延遲時間tpd/ns(CL=15pF)功耗(mW)延時功耗積(pJ)4000B751

(1MHz)10574HC101.5

(1MHz)1574HCT131

(1MHz)13BiCMOS2.90.0003~7.50.00087~223.1.8CMOS邏輯門電路的技術(shù)參數(shù)CMOS門電路各系列的性能比較101習(xí)題3.1.63.1.73.1.123.1.133.1.143.1.153.1.163.2.21023.2TTL邏輯門3.2.1

BJT的開關(guān)特性3.2.2

基本BJT反相器的動態(tài)特性3.2.3

TTL反相器的基本電路3.2.4

TTL邏輯門電路3.2.5

集電極開路門和三態(tài)門1033.2TTL邏輯門3.2.1

BJT的開關(guān)特性iB

0，iC

0，vO＝VCE≈VCC，c、e極之間近似于開路,vI=0V時:iB

0，iC

0，vO＝VCE≈0.2V，c、e極之間近似于短路,vI=5V時:104iC＝ICS≈很小，約為數(shù)百歐，相當(dāng)于開關(guān)閉合可變

很大，約為數(shù)百千歐，相當(dāng)于開關(guān)斷開

c、e間等效內(nèi)阻VCES≈0.2~0.3VVCE＝VCC－iCRcVCEO≈VCC管壓降

且不隨iB增加而增加ic

≈

iBiC

≈0集電極電流

發(fā)射結(jié)和集電結(jié)均為正偏

發(fā)射結(jié)正偏，集電結(jié)反偏

發(fā)射結(jié)和集電結(jié)均為反偏偏置情況工作特點

iB

>iB≈0條件飽和放大截止工作狀態(tài)BJT的開關(guān)條件

0<iB

<1052.BJT的開關(guān)時間從截止到導(dǎo)通開通時間ton(=td+tr)從導(dǎo)通到截止關(guān)閉時間toff(=ts+tf)BJT飽和與截止兩種狀態(tài)的相互轉(zhuǎn)換需要一定的時間才能完成。106

CL的充、放電過程均需經(jīng)歷一定的時間，必然會增加輸出電壓

O波形的上升時間和下降時間，導(dǎo)致基本的BJT反相器的開關(guān)速度不高。3.2.2基本BJT反相器的動態(tài)性能若帶電容負(fù)載故需設(shè)計有較快開關(guān)速度的實用型TTL門電路。

107輸出級T3、D、T4和Rc4構(gòu)成推拉式的輸出級。用于提高開關(guān)速度和帶負(fù)載能力。中間級T2和電阻Rc2、Re2組成，從T2的集電結(jié)和發(fā)射極同時輸出兩個相位相反的信號，作為T3和T4輸出級的驅(qū)動信號；

Rb1

4kW

Rc2

1.6kW

Rc4

130W

T4

D

T2

T1

+

–

vI

T3

+

–

vO

負(fù)載

Re2

1KW

VCC(5V)

輸入級

中間級輸出級

3.2.3TTL反相器的基本電路1.電路組成輸入級T1和電阻Rb1組成。用于提高電路的開關(guān)速度1082.TTL反相器的工作原理（邏輯關(guān)系、性能改善）

（1）當(dāng)輸入為低電平（

I

=0.2V）T1深度飽和截止導(dǎo)通導(dǎo)通截止飽和低電平T4D4T3T2T1輸入高電平輸出T2、

T3截止，T4、D導(dǎo)通109輸入A輸出L0110邏輯真值表

邏輯表達(dá)式

L=A

飽和截止T4低電平截止截止飽和倒置工作高電平高電平導(dǎo)通導(dǎo)通截止飽和低電平輸出D4T3T2T1輸入110（3）采用輸入級以提高工作速度

當(dāng)TTL反相器

I由3.6V變0.2V的瞬間

T2、T3管的狀態(tài)變化滯后于T1管，仍處于導(dǎo)通狀態(tài)。T1管Je正偏、Jc反偏，T1工作在放大狀態(tài)。T1管射極電流（1+

1）

iB1很快地從T2的基區(qū)抽走多余的存儲電荷,從而加速了輸出由低電平到高電平的轉(zhuǎn)換。111（4）采用推拉式輸出級以提高開關(guān)速度和帶負(fù)載能力當(dāng)

O=0.2V時當(dāng)輸出為低電平時，T4截止，T3飽和導(dǎo)通，其飽和電流全部用來驅(qū)動負(fù)載a)帶負(fù)載能力112TTL與非門電路的工作原理

任一輸入端為低電平時:TTL與非門各級工作狀態(tài)

IT1T2T4T5

O輸入全為高電平(3.6V)倒置使用的放大狀態(tài)飽和截止飽和低電平（0.2V）輸入有低電平

(0.2V)深飽和截止放大截止高電平（3.6V）當(dāng)全部輸入端為高電平時：輸出低電平輸出高電平

1132.TTL或非門

若A、B中有一個為高電平:若A、B均為低電平:T2A和T2B均將截止，T3截止。T4和D飽和，輸出為高電平。T2A或T2B將飽和，T3飽和，T4截止，輸出為低電平。邏輯表達(dá)式114vOHvOL輸出為低電平的邏輯門輸出級的損壞3.2.5集電極開路門和三態(tài)門電路1.集電極開路門電路115a）集電極開路與非門電路b）使用時的外電路連接C）邏輯功能L=ABOC門輸出端連接實現(xiàn)線與VCC1162.三態(tài)與非門(TSL)

當(dāng)EN=3.6V時,T5倒置應(yīng)用，T6飽和，T7截止。當(dāng)EN=0.2V時,T6截止，T7飽和。EN數(shù)據(jù)輸入端輸出端LAB10010111011100XX高阻三態(tài)與非門真值表1173.5.1正負(fù)邏輯問題3.5邏輯描述中的幾個問題3.5.2基本邏輯門的等效符號及其應(yīng)用1183.5.1正負(fù)邏輯問題1.正負(fù)邏輯的規(guī)定

01

10正邏輯負(fù)邏輯3.5邏輯描述中的幾個問題正邏輯體制:將高電平用邏輯1表示，低電平用邏輯0表示負(fù)邏輯體制:將高電平用邏輯0表示，低電平用邏輯1表示119

A

B

L

1

1

0

1

0

0

0

1

0

0

0

1

___與非門A

B

L

0

0

1

0

1

1

1

0

1

1

1

0

某電路輸入與輸出電平表A

B

L

L

L

H

L

H

H

H

L

H

H

H

L

采用正邏輯___或非門采用負(fù)邏輯與非

或非負(fù)邏輯

正邏輯2.

正負(fù)邏輯等效變換

與

或非

非1203.5.2基本邏輯門電路的等效符號及其應(yīng)用1、基本邏輯門電路的等效符號與非門及其等效符號系統(tǒng)輸入信號中，有的是高電平有效，有的是低電平有效。低電平有效，輸入端加小圓圈；高電平有效，輸入端不加小圓圈。121或非門及其等效符號1221233.6

邏輯門電路使用中的幾個實際問題3.6.1

各種門電路之間的接口問題3.6.2

門電路帶負(fù)載時的接口問題1241)驅(qū)動器件的輸出電壓必須處在負(fù)載器件所要求的輸入電壓范圍，包括高、低電壓值（屬于電壓兼容性的問題）。在數(shù)字電路或系統(tǒng)的設(shè)計中，往往將TTL和CMOS兩種器件混合使用，以滿足工作速度或者功耗指標(biāo)的要求。由于每種器件的電壓和電流參數(shù)各不相同，因而在這兩種器件連接時，要滿足驅(qū)動器件和負(fù)載器件以下兩個條件：2)驅(qū)動器件必須對負(fù)載器件提供足夠大的拉電流和灌電流（屬于門電路的扇出數(shù)問題）；3.6.1

各種門電路之間的接口問題125灌電流IILIOLIIL拉電流IIHIOHIIH10111…1n個01110…1n個對負(fù)載器件提供足夠大的拉電流和灌電流

IOH(max)≥IIH(total)IOL(max)≥IIL(total)126驅(qū)動電路必須能為負(fù)載電路提供足夠的驅(qū)動電流

驅(qū)動電路負(fù)載電路1、）VOH(min)≥

VIH(min)2、）VOL(max)≤

VIL(max)4、）IOL(max)≥IIL(total)驅(qū)動電路必須能為負(fù)載電路提供合乎相應(yīng)標(biāo)準(zhǔn)的高、低電平IOH(max)≥IIH(total)3、）1272、CMOS門驅(qū)動TTL門VOH（min)=4.9VVOL(max)=0.1VTTL門（74系列）：VIH(min)=2VVIL(max)=0.8VIOH（max)=-0.51mAIIH（max)=20

AVOH(min)≥VIH(min)VOL(max)≤VIL(max)帶拉電流負(fù)載輸出、輸入電壓CMOS門(4000系列）：IOL（max)=0.51mAIIL（max)=-0.4mA，IOH(max)≥IIH(total)128例用一個74HC00與非門電路驅(qū)動一個74系列TTL反相器和六個74LS系列邏輯門電路。試驗算此時的CMOS門電路是否過載？VOH（min)=3.84V，VOL(max)=0.33VIOH（max)=-4mAIOL（max)=4mA74HC00：IIH（max)=0.04mAIIL（max)=1.6mA74系列：VIH（min)=2V，VIL(max)=0.8V&111…CMOS門74系列74LS系列74LS系列IIL（max)=-0.4mA，IIH（max)=0.02mA，VOH(min)≥VIH(min)VOL(max)≤VIL(max)129總的輸入電流IIL(total)=1.6mA+6

0.4mA=4mA灌電流情況

拉電流情況74HC00:IOH(max)=4mA74系列反相器:IIH(max)=0.04mA74LS門：IIH(max)=0.02mA總的輸入電流IIH(total)=0.04mA+6

0.02mA=0.16mA

74HC00:IOL(max)=4mA74系列反相器:IIL(max)=1.6mA74LS門：IIL(max)=0.4mA驅(qū)動電路能為負(fù)載電路提供足夠的驅(qū)動電流&111…CMOS門

74系列74LS系列1303.TTL門驅(qū)動CMOS門(如74HC）VOH(min)=2.7V

VIH(min)為3.5VTTL（74LS）：CMOS（74HC）：式2、3、4、都能滿足，但式1VOH(min)≥VIH(min)不滿足（

IO

：TTL輸出級T3截止管的漏電流）1311.用門電路直接驅(qū)動顯示器件3.6.2門電路帶負(fù)載時的接口電路門電路的輸入為低電平，輸出為高電平時，LED發(fā)光 當(dāng)輸入信號為高電平，輸出為低電平時,LED發(fā)光

132解：LED正常發(fā)光需要幾mA的電流，并且導(dǎo)通時的壓降VF為1.6V。根據(jù)附錄A查得，當(dāng)VCC=5V時，VOL=0.1V，IOL(max)=4mA，因此ID取值不能超過4mA。限流電阻的最小值為例3.6.2

試用74HC04六個CMOS反相器中的一個作為接口電路，使門電路的輸入為高電平時，LED導(dǎo)通發(fā)光。1332.機電性負(fù)載接口用各種數(shù)字電路來控制機電性系統(tǒng)的功能,而機電系統(tǒng)所需的工作電壓和工作電流比較大。要使這些機電系統(tǒng)正常工作，必須擴大驅(qū)動電路的輸出電流以提高帶負(fù)載能力，而且必要時要實現(xiàn)電平轉(zhuǎn)移。如果負(fù)載所需的電流不特別大，可以將兩個反相器并聯(lián)作為驅(qū)動電路，并聯(lián)后總的最大負(fù)載電流略小于單個門最大負(fù)載電流的兩倍。如果負(fù)載所需的電流比較大，則需要在數(shù)字電路的輸出端與負(fù)載之間接入一個功率驅(qū)動器件。1344組合邏輯電路4.1組合邏輯電路的分析4.2組合邏輯電路的設(shè)計4.3組合邏輯電路中的競爭和冒險4.4常用組合邏輯集成電路135組合邏輯電路的一般框圖Li=f(A1,A2,…,An)(i=1,2,…,m)工作特征:組合邏輯電路工作特點:在任何時刻，電路的輸出狀態(tài)只取決于同一時刻的輸入狀態(tài)而與電路原來的狀態(tài)無關(guān)。

概述

關(guān)于組合邏輯電路結(jié)構(gòu)特征:1、輸出、輸入之間沒有反饋延遲通路，2、不含記憶單元136二.組合邏輯電路的分析步驟：

4.1組合邏輯電路分析1、由邏輯圖寫出各輸出端的邏輯表達(dá)式；2、化簡和變換邏輯表達(dá)式；3、列出真值表；4、根據(jù)真值表或邏輯表達(dá)式，經(jīng)分析最后確定其功能。根據(jù)已知邏輯電路，經(jīng)分析確定電路的的邏輯功能。一.組合邏輯電路分析137

三、組合邏輯電路的分析舉例

例1分析如圖所示邏輯電路的功能。1.根據(jù)邏輯圖寫出輸出函數(shù)的邏輯表達(dá)式2.列寫真值表。10010110111011101001110010100000CBA001111003.確定邏輯功能：解：輸入變量的取值中有奇數(shù)個1時，L為1，否則L為0,電路具有為奇校驗功能。138例2

試分析下圖所示組合邏輯電路的邏輯功能。解：1、根據(jù)邏輯電路寫出各輸出端的邏輯表達(dá)式，并進(jìn)行化簡和變換。X=A1392、列寫真值表X=A真值表111011101001110010100000ZYXCBA000011110011110001011010140這個電路邏輯功能是對輸入的二進(jìn)制碼求反碼。最高位為符號位，0表示正數(shù)，1表示負(fù)數(shù)，正數(shù)的反碼與原碼相同；負(fù)數(shù)的數(shù)值部分是在原碼的基礎(chǔ)上逐位求反。3、確定電路邏輯功能真值表111011101001110010100000ZYXCBA000011110011110001011010習(xí)題4.1.14.1.24.1.34.1.44.1.61411、邏輯抽象：根據(jù)實際邏輯問題的因果關(guān)系確定輸入、輸出變量，并定義邏輯狀態(tài)的含義；2、根據(jù)邏輯描述列出真值表；3、由真值表寫出邏輯表達(dá)式;5、畫出邏輯圖。4、根據(jù)器件的類型,簡化和變換邏輯表達(dá)式二、組合邏輯電路的設(shè)計步驟

一、組合邏輯電路的設(shè)計：根據(jù)實際邏輯問題，求出所要求邏輯功能的最簡單邏輯電路。4.2組合邏輯電路的設(shè)計142例1某火車站有特快、直快和慢車三種類型的客運列車進(jìn)出，試用兩輸入與非門和反相器設(shè)計一個指示列車等待進(jìn)站的邏輯電路，3個指示燈一、二、三號分別對應(yīng)特快、直快和慢車。列車的優(yōu)先級別依次為特快、直快和慢車，要求當(dāng)特快列車請求進(jìn)站時，無論其它兩種列車是否請求進(jìn)站，一號燈亮。當(dāng)特快沒有請求，直快請求進(jìn)站時，無論慢車是否請求，二號燈亮。當(dāng)特快和直快均沒有請求，而慢車有請求時，三號燈亮。143解：1、邏輯抽象。輸入信號:I0、I1、I2分別為特快、直快和慢車的進(jìn)站請求信號且有進(jìn)站請求時為1，沒有請求時為0。輸出信號:L0、L1、L2分別為3個指示燈的狀態(tài)，且燈亮為1，燈滅為0。輸入輸出I0I1I2L0L1L20000001××10001×010001001根據(jù)題意列出真值表(2)寫出各輸出邏輯表達(dá)式。L0=I0

144輸入輸出I0I1I2L0L1L20000001××10001×010001001真值表2、根據(jù)真值表寫出各輸出邏輯表達(dá)式。L0=I0

3、根據(jù)要求將上式變換為與非形式

1454、根據(jù)輸出邏輯表達(dá)式畫出邏輯圖。146例2試設(shè)計一個碼轉(zhuǎn)換電路，將4位格雷碼轉(zhuǎn)換為自然二進(jìn)制碼?？梢圆捎萌魏芜壿嬮T電路來實現(xiàn)。解：(1)明確邏輯功能，列出真值表。設(shè)輸入變量為G3、G2、G1、G0為格雷碼，當(dāng)輸入格雷碼按照從0到15遞增排序時，可列出邏輯電路真值表輸出變量B3、B2、B1和B0為自然二進(jìn)制碼。1470111010001100101010101110100011000110010001000110001000100000000B3

B2

B1

B0G3

G2

G1

G0輸出輸入1111100011101001110110111100101010111110101011111001110110001100B3

B2

B1

B0G3

G2

G1

G0輸出輸入邏輯電路真值表148(2)畫出各輸出函數(shù)的卡諾圖，并化簡和變換。33GB==2B+2G3G2G3G149+2G3G1B=1G+2G3G1G2G3G1G+2G3G1G=(2G3G)+2G3G1G+2G3G)+2G3G1G=?3G2G?1G0B=?3G2G?1G?0G150(3)根據(jù)邏輯表達(dá)式，畫出邏輯圖151習(xí)題4.2.14.2.24.2.74.2.91524.3

組合邏輯電路中的競爭冒險4.3.1

產(chǎn)生的競爭冒險的原因4.3.2

消去競爭冒險的方法1534.3

組合邏輯電路中的競爭冒險不考慮門的延時時間考慮門的延時時間,當(dāng)A=0B=14.3.1

產(chǎn)生的競爭冒險的原因154競爭:當(dāng)一個邏輯門的兩個輸入端的信號同時向相反方向變化，而變化的時間有差異的現(xiàn)象。冒險:兩個輸入端的信號取值的變化方向是相反時，如門電路輸出端的邏輯表達(dá)式簡化成兩個互補信號相乘或者相加，由競爭而可能產(chǎn)生輸出干擾脈沖的現(xiàn)象。1554.3.2

消去競爭冒險的方法1.發(fā)現(xiàn)并消除互補變量

A

B

C

1

&

F

B=C=0時為消掉AA，變換邏輯函數(shù)式為))((CABAF++=可能出現(xiàn)競爭冒險。AAF=BCBAACF++=1563.

輸出端并聯(lián)電容器

如果邏輯電路在較慢速度下工作，為了消去競爭冒險，可以在輸出端并聯(lián)一電容器，致使輸出波形上升沿和下降沿變化比較緩慢，可對于很窄的負(fù)跳變脈沖起到平波的作用。4~20pF

1574.4若干典型的組合邏輯集成電路4.4.1編碼器4.4.2譯碼器/數(shù)據(jù)分配器4.4.3數(shù)據(jù)選擇器4.4.4數(shù)值比較器4.4.5算術(shù)運算電路1581、)編碼器(Encoder)的概念與分類編碼：賦予二進(jìn)制代碼特定含義的過程稱為編碼。如：8421BCD碼中，用1000表示數(shù)字8如：ASCII碼中，用1000001表示字母A等編碼器：具有編碼功能的邏輯電路。4.4.1編碼器4.4若干典型的組合邏輯集成