畢業(yè)設(shè)計(jì)-CMOS運(yùn)算放大器版圖設(shè)計(jì)

摘要集成電路掩膜幅員設(shè)計(jì)是實(shí)現(xiàn)電路制造所必不可少的設(shè)計(jì)環(huán)節(jié)，它不僅關(guān)系到集成電路的功能是否正確，而且也會(huì)極大程度地影響集成電路的性能、本錢與功耗。本文依據(jù)根本CMOS集成運(yùn)算放大電路的設(shè)計(jì)指標(biāo)及電路特點(diǎn)，繪制了根本電路圖，通過(guò)Spectre進(jìn)行仿真分析，得出性能指標(biāo)與格元器件參數(shù)之間的關(guān)系，據(jù)此設(shè)計(jì)出各元件的幅員幾何尺寸以及工藝參數(shù)，建立出從性能指標(biāo)到幅員設(shè)計(jì)的優(yōu)化路徑。運(yùn)算放大器的幅員設(shè)計(jì)，是模擬集成電路幅員設(shè)計(jì)的典型，利用Spectre對(duì)設(shè)計(jì)初稿加以模擬，然后對(duì)不符合設(shè)計(jì)目標(biāo)的參數(shù)加以修改，重復(fù)這一過(guò)程，最終得到優(yōu)化設(shè)計(jì)方案。最后根據(jù)參數(shù)尺寸等完成了放大器的幅員設(shè)計(jì)以及幅員的DRC、LVS驗(yàn)證。關(guān)鍵詞：集成電路，運(yùn)算放大器，幅員設(shè)計(jì)，仿真ABSTRACTIntegratedcircuitlayoutdesignisanessentialdesignparttorealizecircuitmaskmanufacturing,itisnotonlyrelatedtotheintegratedcircuittofunctioncorrectly,butalsocangreatlyaffecttheperformanceoftheintegratedcircuit,thecostandthepowerconsumption.BasedonthebasicCMOSintegratedoperationalamplifiercircuitcharacteristicanddesigntarget,wehaverenderedthebasiccircuitdiagram,andsimulationbySpectre,thesimulatedresultsarederivedparametersandtheirrelationshipbetweendeterminingfactors,therebydefiningalinewiththedesigntargetdomainsizeandprocessingparameters,finallywebuildedanoptimizationfromtheperformanceindextolayoutdesign.OperationalamplifierIClayoutdesign,isthedesignmodelofanalogintegratedcircuitlayout.HereweusedSpectretodesigndraftwhichshouldbesimulated,thenmodifiedwhichdonotcomplywiththedesigngoalsoftheparameters,repeattheprocess,andfinallygettheoptimizationdesignscheme.Finally,accordingtotheparameterssuchassizefinishedtheamplifierlayoutdesignandtheDRC,LVSverification.KETWORDS:Integratedcircuit,Operationalamplifier,layoutdesign,Simulation目錄6731前言5TOC\o"1-3"\h\u3314第1章緒論6219411.1課題背景6284901.1.1研究背景654091.1.2研究?jī)?nèi)容785201.2電路設(shè)計(jì)流程8172801.3主要工作以及任務(wù)分配1025001.3.1主要工作10279991.3.2任務(wù)分配1010186第2章幅員根底知識(shí)11285552.1幅員的設(shè)計(jì)簡(jiǎn)介11325602.1.1幅員的概念11306432.1.2幅員中層的意義11172142.2CMOS工藝技術(shù)14325312.2.1概述14305022.2.2CMOS工藝的一些主要步驟15244362.2.3CMOS制造工藝的根本流程16195812.3設(shè)計(jì)規(guī)那么18320712.4MOS集成運(yùn)放的幅員設(shè)計(jì)2223658第3章CMOS運(yùn)算放大器簡(jiǎn)介2379143.1概述23231373.2兩級(jí)CMOS運(yùn)算放大器的優(yōu)點(diǎn)24304763.3兩級(jí)運(yùn)算放大器原理簡(jiǎn)單分析2427658第4章CMOS運(yùn)算放大器的仿真27172834.1概述2749754.2MOS運(yùn)算放大器技術(shù)指標(biāo)總表27295874.3仿真數(shù)據(jù)29109104.3.1DC分析29270144.3.2測(cè)量輸入共模范圍303564.3.3測(cè)量輸出電壓范圍31312234.3.4測(cè)量增益與相位裕度33219954.3.5電源電壓抑制比測(cè)試3478014.3.6運(yùn)放轉(zhuǎn)換速率和建立時(shí)間分析36264314.3.7CMRR的頻率響應(yīng)測(cè)量3816009第5章算放大器幅員設(shè)計(jì)4064085.1Cadence使用說(shuō)明40186615.2幅員設(shè)計(jì)4266455.3CMOS運(yùn)放幅員4326811第6章總結(jié)4419125參考文獻(xiàn)4415705致謝詞4520839外文資料原文4528733外文資料譯文46前言集成電路(IntegratedCircuit)是把大量有源和無(wú)源器件及它們之間的互連線路集成在一起,形成一個(gè)具體的功能模塊。集成電路的出現(xiàn)和迅速開展，徹底改變了人類文明和人們的日常生活。集成電路電子電路，但它不同于數(shù)以萬(wàn)計(jì)的一般意義上的電子電路集成在一個(gè)微型芯片的晶體管，電阻，電容和電感等電子元件，這是一個(gè)奇妙的設(shè)計(jì)和制造方法，人類社會(huì)的進(jìn)步，創(chuàng)造前所未有的奇跡，現(xiàn)實(shí)是奇跡集成電路幅員設(shè)計(jì)。相對(duì)于數(shù)字集成電路的規(guī)律性和離散性，計(jì)算機(jī)輔助設(shè)計(jì)方法學(xué)在給定所需功能行為描述的數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化方面已經(jīng)非常成功。但并不適用于模擬電路設(shè)計(jì)。一般來(lái)說(shuō)，模擬電路設(shè)計(jì)仍然需要手工進(jìn)行。因此，仔細(xì)研究模擬電路的設(shè)計(jì)過(guò)程，熟悉那些提高設(shè)計(jì)效率、增加設(shè)計(jì)成功時(shí)機(jī)的原那么是非常必要的。模擬集成電路的設(shè)計(jì)流程可以分為前段設(shè)計(jì)和后端設(shè)計(jì)兩大局部。前段設(shè)計(jì)包括電路的設(shè)計(jì)、原理圖輸入和電路仿真；后端設(shè)計(jì)〔又稱為物理設(shè)計(jì)〕包括幅員的繪制與驗(yàn)證。根據(jù)參數(shù)要求設(shè)計(jì)好電路后，在設(shè)計(jì)環(huán)境中輸入原理圖并對(duì)設(shè)計(jì)的電路進(jìn)行仿真，也就是對(duì)電路結(jié)構(gòu)、元件尺寸的設(shè)計(jì)、負(fù)載估計(jì)及布局前電路的模擬。對(duì)電路的分析主要包括直流分析、瞬態(tài)分析、交流分析、噪聲分析、模擬參數(shù)分析、溫度分析等。后端繪制的幅員后首先要通過(guò)幅員驗(yàn)證，幅員驗(yàn)證包括設(shè)計(jì)規(guī)那么驗(yàn)證、電氣規(guī)那么檢查、幅員與電路原理圖比照驗(yàn)證。運(yùn)算放大器〔簡(jiǎn)稱運(yùn)放〕是許多混合信號(hào)系統(tǒng)和模擬系統(tǒng)中的一個(gè)組成局部。不同層次的復(fù)雜的運(yùn)算放大器是用來(lái)實(shí)現(xiàn)多種功能的：高速放大或過(guò)濾的直流偏置。每一代 CMOS技術(shù)，由于供給減少電壓和晶體管溝道長(zhǎng)度的運(yùn)算放大器的設(shè)計(jì)，繼續(xù)為運(yùn)放的設(shè)計(jì)提出一個(gè)復(fù)雜的問題。本文依據(jù)根本CMOS集成運(yùn)算放大電路的設(shè)計(jì)指標(biāo)及電路特點(diǎn)，繪制根本電路圖，用Spectre進(jìn)行仿真模擬，從模擬的結(jié)果中推導(dǎo)出各個(gè)參量和其決定因素之間的關(guān)系，從而確定出符合設(shè)計(jì)指標(biāo)所的幅員幾何尺寸以及工藝參數(shù)。利用Spectre對(duì)設(shè)計(jì)初稿加以模擬，然后對(duì)不符合設(shè)計(jì)目標(biāo)的參數(shù)加以修改，重復(fù)這一過(guò)程，最終得到優(yōu)化設(shè)計(jì)方案。最后根據(jù)參數(shù)尺寸等進(jìn)行幅員設(shè)計(jì)以及驗(yàn)證。第1章緒論1.1課題背景研究背景運(yùn)算放大器〔簡(jiǎn)稱運(yùn)放〕是具有很高放大倍數(shù)的電路單元。在實(shí)際地電路中，通常結(jié)合反響網(wǎng)絡(luò)共同組成某種功能模塊。由于早期應(yīng)用于模擬計(jì)算機(jī)中，用以實(shí)現(xiàn)數(shù)字運(yùn)算，故得名“運(yùn)算放大器”。運(yùn)算放大器〔簡(jiǎn)稱運(yùn)放〕是許多混合信號(hào)系統(tǒng)和模擬系統(tǒng)中的一個(gè)組成局部。不同層次的復(fù)雜的運(yùn)算放大器是用來(lái)實(shí)現(xiàn)多種功能的：高速放大或過(guò)濾的直流偏置。每一代 CMOS技術(shù)，由于供給減少電壓和晶體管溝道長(zhǎng)度的運(yùn)算放大器的設(shè)計(jì)，繼續(xù)為運(yùn)放的設(shè)計(jì)提出一個(gè)復(fù)雜的問題。我們粗略地把運(yùn)放定義為“高增益的差動(dòng)放大器”。所謂“高”，指的是對(duì)應(yīng)用，其增益已足夠了，通常增益范圍在10~。由于運(yùn)放一般用來(lái)實(shí)現(xiàn)一個(gè)反響系統(tǒng)，其開環(huán)增益的大笑根據(jù)閉環(huán)增益電路的精度要求來(lái)選取。20年前，大多數(shù)的運(yùn)放是各種應(yīng)用的一個(gè)通用模塊。這些努力試圖創(chuàng)造一個(gè)“理想”的運(yùn)算放大器，例如，高電壓增益，高輸入阻抗和低輸出阻抗。然而，卻要犧牲本錢費(fèi)用的其他性能如輸出幅度，速度和功耗。與次相反，今天的運(yùn)放設(shè)計(jì)，放大器的設(shè)計(jì)從開始就認(rèn)識(shí)到妥協(xié)之間的各種參數(shù)，這樣一個(gè)妥協(xié)，最終將需要更多地考慮整體的設(shè)計(jì)，因此，我們需要知道滿足每個(gè)人從適當(dāng)?shù)闹档膮?shù)。例如，如果高速度的要求，增益誤差要求不高的選擇電路結(jié)構(gòu)應(yīng)有利于前者，后者可以犧牲。運(yùn)算放大器的幅員設(shè)計(jì)，是模擬集成電路幅員設(shè)計(jì)的典型，利用Cadence對(duì)設(shè)計(jì)初稿加以模擬，然后對(duì)不符合設(shè)計(jì)目標(biāo)的參數(shù)加以修改并進(jìn)行模擬，重復(fù)這一過(guò)程，最終得到優(yōu)化設(shè)計(jì)方案，其關(guān)鍵在于尋找目標(biāo)與決定因素之間的關(guān)系。研究?jī)?nèi)容模擬集成電路設(shè)計(jì)過(guò)程可以分為倆大局部設(shè)計(jì)的前端和后端。前段設(shè)計(jì)包括設(shè)計(jì)電路、輸入原理圖和仿真電路；后端設(shè)計(jì)〔也可以叫物理設(shè)計(jì)〕包括版繪制幅員及其驗(yàn)證。前段設(shè)計(jì)包括設(shè)計(jì)電路結(jié)構(gòu)和輸入原理圖。根據(jù)要求參數(shù)設(shè)計(jì)所需電路后，把原理圖輸入到設(shè)計(jì)環(huán)境中并對(duì)其進(jìn)行電路仿真，也就是對(duì)元件尺寸的設(shè)計(jì)、電路的結(jié)構(gòu)、布局前電路及負(fù)載估計(jì)進(jìn)行模擬。在此過(guò)程中要求芯片的生產(chǎn)廠家提供出可以模擬庫(kù)文件以便用于仿真。分析電路主要還包括瞬態(tài)分析、直流分析、交流分析、溫度分析、模擬參數(shù)分析、噪聲分析等。如果仿真結(jié)果完全符合了設(shè)計(jì)的要求以后就可以將電路提供給后端從而進(jìn)行幅員方面的設(shè)計(jì)。后端中在繪制完成幅員后最初要通過(guò)幅員的一些驗(yàn)證，幅員的驗(yàn)證包括幅員與電路原理圖的比照驗(yàn)證〔LVS;LayoutVersusSchematic〕、電氣規(guī)那么的檢查〔ERC;ElectricalRuleCheck〕、設(shè)計(jì)規(guī)那么的驗(yàn)證〔DRC;DesignRuleCheck〕。DRC驗(yàn)證是對(duì)電路的一些布局進(jìn)行幾何空間的驗(yàn)證從而保證廠家在工藝技術(shù)方面可以實(shí)現(xiàn)線路的連接；ERC驗(yàn)證用來(lái)檢查電氣連接中的一些錯(cuò)誤，像電源和地是否短路、器件是否懸空等等所制定的一些電特性。在設(shè)計(jì)的規(guī)那么檢查中包括了ERC檢查的規(guī)那么，一般來(lái)說(shuō)只需要LVS和后仿真能夠通過(guò)，ERC都不會(huì)有問題，所以ERC驗(yàn)證不經(jīng)常出現(xiàn)，而廠家也就不會(huì)提供出ERC的規(guī)那么文件。LVS驗(yàn)證是把電路圖與幅員作一個(gè)拓?fù)潢P(guān)系的比照，從而檢查出在布局前后元件值、襯底的類型是否相符，電路連接的方式是否保持一致。幅員中的一些寄生元件將對(duì)集成電路的某些性能產(chǎn)生嚴(yán)重的影響。因此必須要對(duì)從幅員中提取出來(lái)的網(wǎng)表〔其中包含著寄生元件〕進(jìn)行仿真，此過(guò)程稱為后仿真。最后的模擬驗(yàn)證是將包含有寄生效應(yīng)的整個(gè)電路加進(jìn)輸入信號(hào)。通過(guò)了電氣規(guī)那么的檢查，設(shè)計(jì)規(guī)那么的檢查，電路抽取的驗(yàn)證和后仿真，就可以提交各芯片廠家試流片了。在嚴(yán)格按照設(shè)計(jì)程序進(jìn)行電路仿真并通過(guò)幅員驗(yàn)證和后仿真之后，投片是否成功，關(guān)鍵是看芯片制造廠了。本論文主要分析CMOS集成運(yùn)算放大各個(gè)局部的主要原理；完成對(duì)CMOS運(yùn)放的設(shè)計(jì)，用Spectre進(jìn)行仿真模擬，從模擬的結(jié)果中推導(dǎo)出各個(gè)參量和其決定因素之間的關(guān)系，從而確定出符合設(shè)計(jì)指標(biāo)所的幅員幾何尺寸以及工藝參數(shù)，建立出從性能指標(biāo)到幅員設(shè)計(jì)的優(yōu)化路徑。運(yùn)算放大器的幅員設(shè)計(jì)，是模擬集成電路幅員設(shè)計(jì)的典型，利用Spectre對(duì)設(shè)計(jì)初稿加以模擬，然后對(duì)不符合設(shè)計(jì)目標(biāo)的參數(shù)加以修改，重復(fù)這一過(guò)程，最終得到優(yōu)化設(shè)計(jì)方案。最后根據(jù)參數(shù)尺寸等進(jìn)行幅員設(shè)計(jì)以及驗(yàn)證。本設(shè)計(jì)采用全制定模擬集成電路設(shè)計(jì)方法，嚴(yán)格根據(jù)模擬集成電路的正向設(shè)計(jì)流程，采用上華0.6umCMOS雙多晶雙鋁CMOS混合工藝設(shè)計(jì)規(guī)那么，全部設(shè)計(jì)過(guò)程在Cadence的設(shè)計(jì)平臺(tái)上完成。1.2電路設(shè)計(jì)流程一般完整的CMOS電路設(shè)計(jì)包括多個(gè)步驟，將它簡(jiǎn)要分為4步，如圖1.1所示。下面對(duì)每一步的工作進(jìn)行簡(jiǎn)單的說(shuō)明。首先是確定設(shè)計(jì)目標(biāo)。根據(jù)目標(biāo)的需求，以及需要使用的電路工藝，決定具體的電路要求。這些要求包括：增益、電源電壓、功耗、帶寬、電路面積、噪聲、失真、輸入輸出動(dòng)態(tài)范圍等。在這里設(shè)計(jì)者要對(duì)目標(biāo)有清晰透徹的理解，并可通過(guò)一些方法如建模等對(duì)目標(biāo)的可實(shí)現(xiàn)性進(jìn)行驗(yàn)證，從而使后續(xù)工作能夠順利的進(jìn)行。其次是構(gòu)造電路并進(jìn)行仿真。通常也可以稱此階段為電路設(shè)計(jì)。但是，這里的“設(shè)計(jì)”只是整個(gè)電路設(shè)計(jì)流程中的一步。這里要對(duì)電路的各個(gè)主要性能進(jìn)行仿真，對(duì)不符合要求的參數(shù)進(jìn)行修改，并重新仿真。重復(fù)這一過(guò)程。使其最終能到達(dá)所需要的性能指標(biāo)。再次是幅員的繪制。所謂電路原理圖是指器件符號(hào)與連線的抽象關(guān)系的表示，并不是實(shí)際中的電路連接，因此我們必須將電路原理圖轉(zhuǎn)化為具有實(shí)際物理意義的幅員，從而確定出電路各器件以及連線的真實(shí)形狀。電路原理圖中的器件符號(hào)被幅員中的器件所代替，而原理圖中的連線也用幅員中的導(dǎo)線來(lái)表示，最終電路的形狀就被幅員的形狀所代替了。因此也可以這么說(shuō)，所見的幅員就是需要的電路，最終將幅員提交給生產(chǎn)廠家。幅員完成之后，把數(shù)據(jù)交給晶片制造廠進(jìn)行生產(chǎn)，一般需要經(jīng)過(guò)6至8周的時(shí)間，廠家會(huì)制造好電路，將芯片返回給設(shè)計(jì)者。最后是對(duì)完成的芯片進(jìn)行一些測(cè)試。在管殼或測(cè)試PCB板上封裝上芯片，使用測(cè)試儀器，通過(guò)設(shè)計(jì)外圍電路進(jìn)行測(cè)試，得到所設(shè)計(jì)電路的測(cè)試結(jié)果進(jìn)行比照。圖1.1模擬集成電路設(shè)計(jì)流程在經(jīng)過(guò)“確定目標(biāo)——電路仿真——幅員制作——流片測(cè)試”這4個(gè)步驟后，才能算完成了全部的電路設(shè)計(jì)流程。將最后的測(cè)試結(jié)果和最初的電路指標(biāo)進(jìn)行比擬，總結(jié)電路設(shè)計(jì)的結(jié)果。從而為下一次的電路設(shè)計(jì)做準(zhǔn)備。1.3主要工作以及任務(wù)分配主要工作〔1〕收集CMOS運(yùn)算放大器和模擬集成電路幅員設(shè)計(jì)的相關(guān)資料?！?〕分析CMOS運(yùn)算放大器電路的構(gòu)成和根本原理并對(duì)其相關(guān)電路進(jìn)行篩選?！?〕學(xué)習(xí)有關(guān)參考書籍，掌握有關(guān)設(shè)計(jì)、計(jì)算方法?！?〕方案論證與比擬?！?〕電路的單元設(shè)計(jì)〔6〕對(duì)電路進(jìn)行仿真和參數(shù)分析〔7〕幅員設(shè)計(jì)與優(yōu)化?！?〕DRC驗(yàn)證及修改仿真?！?〕設(shè)計(jì)總結(jié)。任務(wù)分配〔1〕第3周：資料收集及整理?！?〕第4周：設(shè)計(jì)根本原理圖，并提交畢業(yè)設(shè)計(jì)開題報(bào)告。〔3〕第5周~第8周：對(duì)設(shè)計(jì)的電路進(jìn)行幅員設(shè)計(jì)?！?〕第9周~第14周：根據(jù)從幅員中提取的參數(shù)，進(jìn)行軟件仿真。將仿真結(jié)果與設(shè)計(jì)參數(shù)進(jìn)行比擬，如不滿足設(shè)計(jì)指標(biāo)要求，那么修改幅員，再提取參數(shù)、仿真比照，知道滿足需要為止?！?〕第15周~第16周：撰寫設(shè)計(jì)報(bào)告，提交符合標(biāo)準(zhǔn)的設(shè)計(jì)報(bào)告?！?〕第17周：辯論。1.4小結(jié)本小節(jié)主要介紹了CMOS運(yùn)放的研究背景以及研究?jī)?nèi)容，還介紹了模擬集成電路設(shè)計(jì)的根本流程。使我們對(duì)設(shè)計(jì)模擬集成電路有了初步的了解。最后指出了本次設(shè)計(jì)主要工作以及主要內(nèi)容。第2章幅員根底知識(shí)2.1幅員的設(shè)計(jì)簡(jiǎn)介幅員的概念幅員：就是按照規(guī)那么畫好器件，合理的擺放器件，再用金屬線適當(dāng)?shù)倪B接。不同的顏色圖案表示不同的層次，工藝廠商按照?qǐng)D紙制造掩膜版，掩膜版的層數(shù)設(shè)計(jì)工藝步數(shù)和本錢。不同的顏色圖案層疊起來(lái)，從平面圖上反響著立體的存在。幅員中層的意義為了更好的理解幅員的概念，這里介紹MOS管。如圖2.1的PMOS管，左側(cè)是電路原理圖中的符號(hào)，右邊是物理結(jié)構(gòu)圖。在PMOS管結(jié)構(gòu)圖中，包含了P襯底、N阱、P+有源區(qū)、柵極下氧化層、多晶硅柵以及引出的G、D、S、B各級(jí)的接觸孔。實(shí)際上，它們是一層一層從下到上疊在一起的。因此，一個(gè)MOS管包含了多層結(jié)構(gòu)。圖2.1PMOS符號(hào)和物理構(gòu)造制作MOS管的過(guò)程也是按照順序從下到上依次進(jìn)行的。換句話說(shuō)，起初只有一層硅片；然后把N阱制作在P襯底上，這就形成了第二層；把有源區(qū)注入N阱中，這就形成了第三層；而作為柵極下的氧化層，要在有源區(qū)上產(chǎn)生一層氧化物，這就形成了第四層；在氧化層上增加多晶硅柵，這就形成了第五層；最后把接觸孔打在MOS管各級(jí)上，通過(guò)金屬，使MOS管能和其他電路器件相連接，這就形成了第六層。而在MOS管的每一層的制作中又包含假設(shè)干個(gè)步驟。實(shí)際上，除了這里提到的這六層外，為了保證制作的可靠性還會(huì)適當(dāng)參加其他物質(zhì)層。一個(gè)電路的制作需要使用多項(xiàng)工藝，執(zhí)行許多個(gè)步驟。這里我們只要知道集成電路是分層制造，器件具有多層的結(jié)構(gòu)。由于集成電路是按層制作出來(lái)的，而幅員是表示電路實(shí)際構(gòu)造的，也就需要不同的層來(lái)表示器件、電路的結(jié)構(gòu)以及連接。這些層是和實(shí)際電路的物理層相對(duì)應(yīng)。表2-1列出了幅員中常見層的名稱以及它的含義。不同的工藝使用的層數(shù)不同，但都會(huì)包含制作NMOS管和PMOS管需要的各層，以及連接用的金屬層。表2-1幅員中層的定義層名含義NWellN阱，PMOS管在N阱中制造DeepNWell深N阱，做在P型襯底上，在深N阱內(nèi)做P阱PWellP阱，做在深N阱內(nèi)，和P型襯底隔離。當(dāng)NMOS管做在整個(gè)硅片的P型襯底上時(shí)，它的襯底一般接最低點(diǎn)位；如果做在P阱內(nèi)，它的襯底可以接任意電位。NSubN型襯底偏置，摻雜濃度高于N阱，用來(lái)連接金屬導(dǎo)線，給N阱偏置電位PSubP型襯底偏置，摻雜濃度高于P阱，用來(lái)連接金屬導(dǎo)線，給P阱偏置電位NActiveNMOS管有源區(qū)，做在P型襯底或P阱中PActivePMOS管有源區(qū)，做在N阱中NImplantNActive的外延，用來(lái)保證NActive的精度PImplantPActive的外延，用來(lái)保證PActive的精度Poly多晶硅層，可用做MOS管柵極，多晶硅電阻、PIP電容的下級(jí)板Rdummy標(biāo)明多晶硅電阻范圍的冗余層CpolyPIP電容的上級(jí)板CmetalMIM電容的上級(jí)板Contact連接第一層金屬和下面各層的接觸孔Metal1第一層金屬Via1連接第1層、第2層金屬的過(guò)孔Metal2第2層金屬Via2連接第2層、第3層金屬的過(guò)孔Metal3第3層金屬Via3連接第3層、第4層金屬的過(guò)孔Metal4第4層金屬Via4連接第4層、第5層金屬的過(guò)孔PAD標(biāo)明PAD范圍的冗余層ESD標(biāo)明ESD電路范圍的冗余層2.2CMOS工藝技術(shù)概述因?yàn)閷?duì)電路性能的許多限制均與制造問題有關(guān)，所以在IC電路和幅員的設(shè)計(jì)中，對(duì)器件工藝的整體了解證明是必要的。而且，今天的半導(dǎo)體技術(shù)要求工藝工程師和電路設(shè)計(jì)之間經(jīng)常地交流以熟悉相互的需要，因而必須對(duì)工藝的每一個(gè)規(guī)那么有充分的了解。設(shè)計(jì)集成電路最常采用的兩種工藝是雙極工藝和MOS工藝。這兩大“家族”又分別形成各種各樣的小家族，圖2.2列出了一些廣泛采用的硅集成電路工藝，以前，大多數(shù)數(shù)字電路和模擬電路的設(shè)計(jì)都采用雙極工藝，但近年來(lái)，MOS工藝的應(yīng)用有了很大的開展。用戶對(duì)高密度數(shù)字電路〔如存儲(chǔ)器和微處理器〕的需求是MOS工藝在數(shù)字電路中的應(yīng)用戶不斷開展的巨大推動(dòng)力。模擬電路設(shè)計(jì)師們認(rèn)識(shí)到MOS電路的這一特點(diǎn)后，開始將模擬電路和數(shù)字電路設(shè)計(jì)在同意塊集成電路上，這方面已經(jīng)取得了巨大的成功。圖2.2硅工藝分類CMOS工藝的一些主要步驟.1.晶片工藝CMOS工藝在一開始所用到的晶片都必須是具有高質(zhì)量的。換句話說(shuō)說(shuō)，晶片必須生長(zhǎng)成為只包含非常少的“缺陷”的單晶硅體。另外此外，晶片需要包含適宜的雜質(zhì)類型以及摻雜的濃度從而滿足對(duì)電阻率的要求。這類單晶硅生長(zhǎng)可以使用“切克勞斯基法”〔Czochralskimethod〕來(lái)實(shí)現(xiàn)：在熔融硅中侵入一塊單晶硅的籽晶，接著一邊旋轉(zhuǎn)籽晶一邊從熔融硅中逐漸地將籽晶拉出來(lái)。由此，一個(gè)能夠切成薄晶片的大單晶“棒”就完成了。隨著新一代工藝的誕生，晶片的直徑在隨之增大，現(xiàn)今已超過(guò)了20cm。注意要在熔融硅中摻入雜志來(lái)獲得所需要的電阻率。然后，晶片被拋光和化學(xué)腐蝕，以去除在切片過(guò)程中造成的外表?yè)p傷。在大多數(shù)CMOS工藝中，晶片的電阻率為0.05到0.1Ω，厚度約為500到1000um。.2.光刻光刻是把電路幅員信息轉(zhuǎn)移到晶片上的第一步。是把某一層從幅員上轉(zhuǎn)移到硅片上。通過(guò)被精確控制的電子束將該圖形“寫”在透明玻璃“掩膜版”上。此外，在晶片上涂一層薄層光照后刻蝕特性會(huì)發(fā)生變化的“光刻膠”。接下來(lái)，將掩膜版置于晶片上方，利用紫外線將圖形投影到晶片上。曝光區(qū)域的光刻膠“變硬”，不透明區(qū)域的光刻膠保持“松軟”。然后，將晶片放到腐蝕劑中去除“松軟”的光刻膠，從而暴露出其下方的硅外表。這一系列操作的過(guò)程就稱為完成了一次光刻的流程。.3氧化硅的一個(gè)獨(dú)有的特性是，可以在其外表生成非常均勻的氧化層面幾乎不在晶格中產(chǎn)生應(yīng)力，從而允許柵氧化層的制造薄到幾十埃。除了作為柵的絕緣材外，二氧化硅在很多制造工序中可以作為保護(hù)層。在器件之間的區(qū)域，也可以生成一層稱為“場(chǎng)氧”的厚SiO2層，使后面的工序可以在其上制作互聯(lián)線。.4離子注入在制造過(guò)程的許多工序中，都必須對(duì)晶片進(jìn)行選擇性摻雜。最常用的摻雜方法是“離子注入法”。它是通過(guò)將雜質(zhì)原子加速變?yōu)楦吣茈x子束，再用其轟擊晶片外表而使雜質(zhì)注入無(wú)掩膜區(qū)域而實(shí)現(xiàn)的。.5沉積與刻蝕器件的制造需要各種材料的沉積。這些材料包括多晶硅、隔離互連層的絕緣材料以及作為互連的金屬層。在厚絕緣層上生長(zhǎng)多晶硅的一個(gè)常用方法是“化學(xué)氣相沉積”〔CVD〕。這種方法是將晶片放到一個(gè)充滿某種氣體的擴(kuò)散爐中，通過(guò)氣體的化學(xué)反響生成所需的材料。CMOS制造工藝的根本流程以P阱硅柵CMOS制造工藝的根本流程為例如圖2.3圖2.3P阱硅柵CMOS制造工藝的根本流程〔1〕定義P阱a.在N型硅襯底外表生長(zhǎng)SiO2層；b.#1掩膜版：確定P阱區(qū)；c.P阱：硼離子注入；d.阱區(qū)推進(jìn)約4~6um阱深?！?〕確定有源區(qū)a.#2掩膜版，確定有源工作區(qū)；b.有源區(qū)外表熱生長(zhǎng)薄氧化層約500〔3〕確定多晶硅柵a.#3掩膜版，確定多晶硅區(qū)；b.淀積多晶硅。〔4〕PMOS管源漏區(qū)形成#4掩膜版〔正版〕，確定PMOSFET的源漏區(qū)；b.硼離子注入或硼雜質(zhì)擴(kuò)散形成PMOS管的源區(qū)和漏區(qū)?！?〕NMOS管源漏區(qū)形成#5掩膜版，即#4掩膜版〔負(fù)版〕確定NMOS管的源漏區(qū)；b.砷或磷離子注入或雜志擴(kuò)散，形成NMOS管的源區(qū)和漏區(qū)?！?〕引線孔a.淀積場(chǎng)SiO2層；b.#6掩膜版確定引線孔區(qū)。c.蒸發(fā)鋁金屬層?！?〕鋁引線形成#7掩膜版確定鋁引線圖形。2.3設(shè)計(jì)規(guī)那么畫幅員就是根據(jù)電路原理圖，將幅員中的各層的幾何圖形組成對(duì)應(yīng)器件，并按照一定的關(guān)系將它們連接起來(lái)。如圖2.5〔a〕所示，這是一個(gè)PMOS管幅員，它包含N阱、柵、P+有源區(qū)、P+襯底偏置和接觸孔5層，由大小不等的長(zhǎng)方形和正方形組合而成。各層圖形之間滿足一定的尺寸和相對(duì)位置的約束。圖2.5PMOS管的幅員為了確保制造出芯片的合格就是這些約束的目的。在集成電路制作過(guò)程中，需要準(zhǔn)確定位每一層的位置、形狀，然后通過(guò)各種工藝將這一層產(chǎn)生出來(lái)。而生產(chǎn)過(guò)程中的物理化學(xué)反響和機(jī)器的精度限制了器件中各層的最小尺寸，以及層與層之間的位置關(guān)系。所有的這些約束條件合在一起就是畫幅員時(shí)需要遵守的設(shè)計(jì)規(guī)那么。如圖2.5〔b〕所示的其他幾個(gè)圖給出了錯(cuò)誤的PMOS管幅員。圖2.5〔b〕的PActive畫出了N阱，圖2.5〔c〕的NSub和PActive距離太近，圖2.5〔d〕的PActive和Poly太近，圖2.5〔e〕的Poly和接觸孔太近，圖2.5〔f〕的PActive太窄，PActive和接觸孔的距離太近。這些都違反了設(shè)計(jì)規(guī)那么，在電路制作中將產(chǎn)生問題。下面給出了和MOS管相關(guān)的Active層、Poly層、Sub層和Contact層主要的設(shè)計(jì)規(guī)那么。表2-2是Active〔有源區(qū)〕和Sub〔襯底偏置〕的設(shè)計(jì)規(guī)那么，對(duì)應(yīng)圖2.6。表2-3是Poly的設(shè)計(jì)規(guī)那么，對(duì)應(yīng)圖2.7表2-2Active層和Sub層幅員規(guī)那么規(guī)那么標(biāo)號(hào)規(guī)那么描述單位R1Active區(qū)最小寬度umR2Sub區(qū)最小寬度umR3同類型〔N型或P型〕Active區(qū)/Sub之間的最小間距umR4不同類型〔N型貨P型〕Active區(qū)/Sub之間的最小間距um圖2.6Active層和Sub層的設(shè)計(jì)規(guī)那么表2-3Poly幅員規(guī)那么規(guī)那么標(biāo)號(hào)規(guī)那么描述單位G1柵極多晶硅〔GatePoly〕最小寬度umG2非柵極多晶硅〔Non-GatePoly〕最小寬度umG3GatePoly之間的最小間距umG4Non-GatePoly之間的最小間距umG5GatePoly伸出Active區(qū)的最小延伸長(zhǎng)度umG6Active伸出GatePoly區(qū)的最小延伸長(zhǎng)度umG7Non-GatePoly和Active之間的最小間隔um圖2.7Poly層的設(shè)計(jì)規(guī)那么表2-4Contact幅員設(shè)計(jì)規(guī)那么標(biāo)號(hào)規(guī)那么描述單位C1Contact的尺寸umC2Contact間的最小間隔umC3Active區(qū)/Sub區(qū)包含Contact的最小長(zhǎng)度umC4Poly包含Contact的最小長(zhǎng)度umC5Active區(qū)/Sub區(qū)上的Contact和GatePoly之間的最小間隔umC6Active區(qū)/Sub區(qū)上的Contact和Non-GatePoly之間的最小間隔umC7Active區(qū)/Sub區(qū)上的Contact和帶有Contact的Poly之間的最小間隔umC8Poly上的Contact和Active/Sub區(qū)的最小間隔um圖2.8Contact層的設(shè)計(jì)規(guī)那么2.4MOS集成運(yùn)放的幅員設(shè)計(jì)MOS運(yùn)放的幅員設(shè)計(jì)過(guò)程；先進(jìn)行電路分析，計(jì)算出各端點(diǎn)的電壓及各管的電流，從而求出各管的W/L，進(jìn)而設(shè)計(jì)各管圖形，進(jìn)行布局、布線，完成幅員設(shè)計(jì)。幅員設(shè)計(jì)的一般要求如下：布局要合理。布局是否合理將對(duì)許多指標(biāo)產(chǎn)生重要影響，考慮布局合理性的標(biāo)準(zhǔn)是：各引出端的分布是否與有關(guān)電路兼容〔既要通用〕；有特要求的單元〔如輸入對(duì)管等〕是否作了合理的安排；布局是否緊湊；溫度分布是否適宜。單元配置適當(dāng)。即邏輯門乃至管子的安放位置和方向要適宜，它不僅包括單元具體形狀確實(shí)定，也包括單元方位的選擇。例如，對(duì)于一定尺寸的管子或反相器，究竟畫成什么形狀，按什么方向安放，可有多種方式，不同做法將對(duì)于電路性能、芯片面積緊湊程度、連線長(zhǎng)度等產(chǎn)生很大影響。由于CAD已廣泛用于集成電路的幅員設(shè)計(jì)，所以在設(shè)計(jì)中應(yīng)盡量使用重復(fù)單元，以便于計(jì)算輔助設(shè)計(jì)和過(guò)失。布線要合理。這點(diǎn)在MOS運(yùn)放幅員設(shè)計(jì)中較為重要，這不僅是因?yàn)殡娐分胁季€所占的面積往往是其元件總面積的好幾倍，而且由于小尺寸MOSFET構(gòu)成的電路線延遲是最小的，此時(shí)布線的RC時(shí)間常數(shù)將是電路工作速度的主要限制因素。對(duì)于硅柵MOS集成電路，由于已經(jīng)有了兩層〔有時(shí)也叫一層半〕布線，通常不再把防止或減小布線交叉作為重要的布線指標(biāo)。在硅柵MOS集成電路中，主要的布線是鋁線和多晶硅線，通常是以一種作為水平方向布線，而另外一種作為垂直方向的布線。這樣做，不僅可以是版面規(guī)整，而且可以減小兩層間的寄生電容。要根據(jù)流過(guò)電流的大小及性能要求，選擇連線種類。要盡量減小布線長(zhǎng)度，特別是減小細(xì)連線的長(zhǎng)度。對(duì)于電源線和地線，必須保證足夠的寬度，且應(yīng)是網(wǎng)狀或枝狀布滿整個(gè)芯片。對(duì)于那些要防止互相引起串?dāng)_的布線，一定要遠(yuǎn)離，不可靠攏并行。由于整個(gè)硅片外表起伏不平，因此在鋁布線時(shí)，盡量防止鋁線的爬坡梯度過(guò)大，由最低處到最高處要分幾個(gè)臺(tái)階過(guò)渡。為便于檢查工藝質(zhì)量，幅員上要安排大量的測(cè)試圖形，此外，在MOS運(yùn)放的設(shè)計(jì)中，對(duì)電路中對(duì)稱局部，如輸入差分放大器，在幅員上盡量對(duì)稱〔包括尺寸、位置、方向等〕，以減小輸入失調(diào)。為了減小S,D,G區(qū)面積，溝道寬度W大的MOS管，多采用U形柵布局。為保證電阻比和電容比的精度，不同數(shù)值的電阻和電容，通過(guò)重復(fù)采用單位電阻和電容圖形來(lái)實(shí)現(xiàn)。2.5小結(jié)由于想采用CMOS技術(shù)來(lái)設(shè)計(jì)模擬集成電路，所以這一章介紹了CMOS工藝過(guò)程，為了了解這一工藝的根本要素，我們描述了半導(dǎo)體的制造步驟，包括擴(kuò)散、離子注入、淀積等。在進(jìn)行上述加工步驟過(guò)程中我們通過(guò)光刻的方法，使得每一步驟只在硅片的某一限定區(qū)域內(nèi)進(jìn)行。最后對(duì)CMOS的幅員設(shè)計(jì)做了初步的介紹。第3章CMOS運(yùn)算放大器簡(jiǎn)介3.1概述圖3.1的框圖給出了運(yùn)放的主要部件。CMOS運(yùn)放同雙極型運(yùn)放的結(jié)構(gòu)很相似。差分跨導(dǎo)級(jí)構(gòu)成了運(yùn)放的輸入級(jí)，有時(shí)還起從雙端差分輸入到單端輸出的變換作用。通常，整個(gè)電路的增益，一大局部是由輸入差分級(jí)提供的，它還可以改善噪聲性能和每降低輸入失調(diào)。第二級(jí)一般采用反相器。當(dāng)差分輸入級(jí)沒有完成差分-單端變換時(shí)，就由第二級(jí)反相器來(lái)完成。如果該運(yùn)放需要驅(qū)動(dòng)低阻負(fù)載，那么在第二級(jí)后面再接一個(gè)緩沖級(jí)，以降低輸出阻抗并增大輸出信號(hào)擺幅，偏置電路是給晶體管建立適當(dāng)?shù)撵o態(tài)工作點(diǎn)。要用補(bǔ)償來(lái)穩(wěn)定閉環(huán)特性圖3.1運(yùn)算放大器框圖理論上說(shuō)，運(yùn)放的差模電壓增益為無(wú)限大，輸入阻抗也是無(wú)限大，輸出阻抗為零。但實(shí)際的運(yùn)放性能只能接近這些值。在大多數(shù)采用無(wú)緩沖CMOS運(yùn)放的實(shí)例中，開環(huán)增益達(dá)5000?多就足夠大了。3.2兩級(jí)CMOS運(yùn)算放大器優(yōu)點(diǎn)：?jiǎn)渭?jí)運(yùn)算放大器輸出對(duì)管產(chǎn)生的小信號(hào)電流直接流過(guò)輸出阻抗，因此單級(jí)電路增益被抑制在輸出對(duì)管的跨導(dǎo)與輸出阻抗的乘積。在單級(jí)放大器中，增益是與輸出擺幅是相矛盾的。要想得到大的增益我們可以采用共源共柵結(jié)構(gòu)來(lái)極大地提高輸出阻抗的值，但是共源共柵結(jié)構(gòu)中堆疊的MOS管不可防止地減少了輸出電壓的范圍。因?yàn)槎嘁粚庸茏泳鸵辽俣嘣黾右粋€(gè)管子的過(guò)驅(qū)動(dòng)電壓。這樣在共源共柵結(jié)構(gòu)的增益與輸出電壓范圍相矛盾。為了緩解這種矛盾引進(jìn)了兩級(jí)運(yùn)放，在兩級(jí)運(yùn)放中將這兩點(diǎn)各在不同級(jí)實(shí)現(xiàn)。如本文討論的兩級(jí)運(yùn)放，大的增益靠第一級(jí)與第二級(jí)相級(jí)聯(lián)而組成，而大的輸出電壓范圍靠第二級(jí)這個(gè)共源放大器來(lái)獲得。3.3兩級(jí)運(yùn)算放大器原理簡(jiǎn)單分析圖3.2兩級(jí)CMOS運(yùn)算放大器的電路圖圖3.2中有多個(gè)電流鏡結(jié)構(gòu)，M5,M8組成電流鏡，流過(guò)M1的電流與流過(guò)M2電流，同時(shí)M3，M4組成電流鏡結(jié)構(gòu)，如果M3和M4管對(duì)稱，那么相同的結(jié)構(gòu)使得在x，y兩點(diǎn)的電壓在Vin的共模輸入范圍內(nèi)不隨著Vin的變化而變化，為第二極放大器提供了恒定的電壓和電流。本次在畫幅員時(shí)，把整個(gè)電路分成5個(gè)局部，其中差動(dòng)放大器這局部又分成兩個(gè)小不封，如下圖圖差動(dòng)放大器這是一個(gè)差動(dòng)放大器，其作用是差分輸入、電位移動(dòng)、雙端到單端轉(zhuǎn)換及提供增益。使用差動(dòng)信號(hào)優(yōu)點(diǎn)是：能有效抑制共模噪聲，輸出電壓擺幅是單端輸出的兩倍，偏置電路簡(jiǎn)單，輸出線性度高。圖電流鏡有源負(fù)載M3，M4充當(dāng)2個(gè)負(fù)載，只是他是有源負(fù)載，為什么要用有源負(fù)載，我們知道在集成電路中，不能使用過(guò)大的電阻，而且|Av|≈gmRc也就是說(shuō)Rc增大，直流功耗也增大，對(duì)電源電壓的要求也會(huì)提高。因此Av的增加受到Rc取值的限制。圖差分對(duì)M1，M2就是一個(gè)差分對(duì)。以上就是差動(dòng)放大器這局部圖其中M5為第一級(jí)提供恒定偏置電流。在模擬IC中，恒流源是使用得最多的一種單元格，使用恒流源不但符合在IC中多用有源器件的原那么，而且恒流源作偏置電路還具有工作點(diǎn)對(duì)溫度和電源電壓變化不敏感的優(yōu)點(diǎn)。恒流源作放大器的負(fù)載時(shí)增益很高，輸出的動(dòng)態(tài)范圍大。M7就是一個(gè)簡(jiǎn)單的輸入管，M8嚴(yán)格來(lái)說(shuō)他更多是承當(dāng)一個(gè)穩(wěn)定基極電流，是M5的偏置電流更穩(wěn)定。圖輸出級(jí)放大電路由M6、M7組成。M6為共源放大器，M7為其提供恒定偏置電流同時(shí)作為第二級(jí)輸出負(fù)載。相位補(bǔ)償電路由Cc構(gòu)成，Cc作為密勒補(bǔ)償電容。此外從電流與電壓轉(zhuǎn)換角度對(duì)電路進(jìn)行分析也許更便于理解。M1和M2為第一級(jí)差分輸入跨導(dǎo)級(jí)，將差分輸入電壓轉(zhuǎn)換為差分電流。M3和M4為第一級(jí)負(fù)載，將差模電流恢復(fù)為差模電壓，M6為第二級(jí)跨導(dǎo)級(jí)，將差分電壓信號(hào)轉(zhuǎn)換為電流，而M7再將此電流信號(hào)轉(zhuǎn)換為電壓輸出。3.4小結(jié)本章介紹了CMOS運(yùn)放的根本原理并對(duì)各個(gè)局部進(jìn)行了簡(jiǎn)單分析。還簡(jiǎn)單介紹了兩級(jí)CMOS運(yùn)放的優(yōu)點(diǎn)。第4章CMOS運(yùn)算放大器的仿真4.1概述仿真是運(yùn)放設(shè)計(jì)的一項(xiàng)重要內(nèi)容，運(yùn)放的仿真與運(yùn)放的應(yīng)用環(huán)境是不可分割的，在仿真之前一定要首先確定運(yùn)放的實(shí)際負(fù)載，包括電阻、電容負(fù)載，還應(yīng)包括電流源負(fù)載，只有負(fù)載確定之后，仿真出的結(jié)果才是有意義的；不同的應(yīng)用場(chǎng)合對(duì)運(yùn)放的性能指標(biāo)要求也不一樣，并不需要在任何時(shí)候都要將運(yùn)放的所有指標(biāo)都進(jìn)行仿真，所以，在仿真之前要明確應(yīng)該要仿真運(yùn)放的哪幾項(xiàng)指標(biāo)，哪幾項(xiàng)指標(biāo)是可以不仿真的。在仿真時(shí)，要對(duì)不同的指標(biāo)分別建立仿真電路，這樣有利于電路的檢查；DC、AC分析是獲得電路某一性能指標(biāo)信息的一種手段，它需要一些相關(guān)的條件來(lái)支持，當(dāng)我們忽略了某一條件或根本沒有弄清還有哪些條件時(shí)，DC、AC分析的結(jié)果就可能與實(shí)際情況不一致，導(dǎo)致錯(cuò)誤的發(fā)生。瞬態(tài)仿真那么是反映出電路工作的現(xiàn)象，只有瞬態(tài)仿真通過(guò)，才能說(shuō)明電路具備了相應(yīng)的能力。如：我們?cè)诜抡孢\(yùn)放的頻率特性時(shí)，所設(shè)計(jì)的仿真電路是建立在輸入源的輸出電阻為零〔或很小〕的根底之上，此時(shí)仿真出的運(yùn)放穩(wěn)定性很好，但如果實(shí)際電路前級(jí)的輸出電阻不為零〔此時(shí)應(yīng)考慮運(yùn)放輸入級(jí)的寄生電容〕，這時(shí)，在做實(shí)際電路的瞬態(tài)仿真時(shí)，會(huì)發(fā)現(xiàn)輸出有較大的過(guò)沖，瞬態(tài)仿真必不可少！而且，每一個(gè)AC、DC分析結(jié)果都可以用瞬態(tài)仿真加以驗(yàn)證。4.2MOS運(yùn)算放大器技術(shù)指標(biāo)總表表4-1MOS運(yùn)算放大器技術(shù)指標(biāo)總表參數(shù)類別符號(hào)參數(shù)名稱單位直流Icc電源電流mA正向跨導(dǎo)us線性輸入范圍V跨導(dǎo)與偏置電流的比值I/VICMR共模輸入范圍V輸入失調(diào)電壓Mv輸入失調(diào)電壓溫度系數(shù)uV/℃輸出峰—峰電流mA輸出峰—峰電壓V交流開環(huán)增益dBGBW單位增益帶寬MHzPM相位裕度℃PSRR電源電壓抑制比dBCMRR共模抑制比dB差模輸入電阻kΩ輸出電阻kΩ瞬態(tài)SR轉(zhuǎn)換速率V/us建立時(shí)間THD總諧波失真全功率帶寬極限VCC電源電壓V允許功耗mW差模輸入電壓范圍V偏置端直流輸入電壓V4.3仿真數(shù)據(jù)DC分析圖4.1Vout、M5管電流、M7管電流、Vx與Vy與輸入共模電壓變化的關(guān)系測(cè)量輸入共模范圍運(yùn)算放大器采用如圖4.2所示的單位增益結(jié)構(gòu)來(lái)仿真運(yùn)放的輸入共模電壓范圍，即把運(yùn)放的輸出端和反相輸入端相連，同時(shí)輸入端加直流掃描電壓，從負(fù)電流掃描到正電源。得到的仿真結(jié)果如圖4.4所示〔利用MOS管的GD極性相反來(lái)判斷放大器的同相端與反相端〕圖4.2測(cè)量共模輸入范圍的原理圖圖4.3測(cè)量共模輸入范圍的電路圖4.4運(yùn)放的輸入共模電壓范圍測(cè)量輸出電壓范圍在單位增益結(jié)構(gòu)中，傳輸曲線的線性受到ICMR限制。假設(shè)采用高增益結(jié)構(gòu)，傳輸曲線的線性局部與放大器輸出電壓擺幅一致，圖4.5為反相增益為10的結(jié)構(gòu)，通過(guò)RL的電流會(huì)對(duì)輸出電壓擺幅產(chǎn)生很大的影響，圖4.7為輸出電壓范圍。圖4.5測(cè)量輸出電壓范圍的原理圖圖4.6測(cè)量輸出電壓范圍的電路圖圖4.7輸出電壓的范圍測(cè)量增益與相位裕度相位裕度是電路設(shè)計(jì)中的一個(gè)非常重要的指標(biāo)，用于衡量負(fù)反響系統(tǒng)的穩(wěn)定性，并能用來(lái)預(yù)測(cè)閉環(huán)系統(tǒng)階躍相應(yīng)的過(guò)沖，定義為：運(yùn)放增益的相位在增益交點(diǎn)頻率時(shí)〔增益幅值等1的頻率點(diǎn)位增益交點(diǎn)〕，與-180°相位的差值。圖4.8測(cè)量增益與相位裕度的原理圖圖4.9運(yùn)放的交流小信號(hào)分析從圖中看出，相位裕度63°，增益66dB，增益指標(biāo)未到達(dá)，單位增益帶寬僅有4GB左右。電源電壓抑制比測(cè)試因?yàn)樵趯?shí)際使用中的電源也含有紋波，在運(yùn)算放大器的輸出中引入很大的噪聲，為了有效抑制電源噪聲對(duì)輸出信號(hào)的影響，需要了解電源上的噪聲是如何表達(dá)在運(yùn)算放大器的輸出端的。把從運(yùn)放輸入到輸出的差模增益除以差模輸入為0時(shí)電源紋波到輸出的增益定義為運(yùn)算放大器的電源抑制比，式中的Vdd=0，Vin=0指電壓源和輸入電壓的交流小信號(hào)為0，而不是指它們的直流電平。需要注意的是，電路仿真是，認(rèn)為MOS管都是完全一致的。沒有考慮制造時(shí)MOS管的失陪情況，因此仿真得到的PSRR都要比實(shí)際測(cè)量時(shí)好，因此在設(shè)計(jì)時(shí)要留有余量。圖4.10測(cè)量電源抑制比的原理圖圖4.11〔a〕正PSRR的測(cè)試結(jié)果圖4.11〔b〕負(fù)PSRR的測(cè)試結(jié)果我們可以計(jì)算出低頻下正電源抑制比〔PSRR+〕為83.24dB，負(fù)電源抑制比為〔PSRR-〕為83.24dB。運(yùn)放轉(zhuǎn)換速率和建立時(shí)間分析轉(zhuǎn)換速率是指輸出電壓變化的極限，它由所能提供的對(duì)電容充放電的最大電流決定一般來(lái)說(shuō)，擺率不受輸出級(jí)限制，而是由第一集的源/漏電流容量決定。建立時(shí)間是運(yùn)算放大器受到小信號(hào)鼓勵(lì)時(shí)輸出到達(dá)穩(wěn)定值〔在預(yù)定的榮差范圍內(nèi)〕所需的時(shí)間，較長(zhǎng)的建立時(shí)間意味著模擬信號(hào)處理速率將降低。為了測(cè)量轉(zhuǎn)換速率和建立時(shí)間，將運(yùn)算放大器輸出端與反相輸入端相連，如圖4.12所示，輸出端接10pF電容，同相輸入端加高、低電平分別為+2.5V和—2.5V，周期為10us無(wú)時(shí)間延遲的方波脈沖。因?yàn)閱挝辉鲆娼Y(jié)構(gòu)的反響最大，從而導(dǎo)致最大的環(huán)路增益，所以能用做最壞情況測(cè)量，因此采用這種結(jié)構(gòu)來(lái)測(cè)量轉(zhuǎn)換速率和建立時(shí)間。得到的仿真如圖4.13由圖4.13可以看出，建立時(shí)間約為0.5us，在圖中波形的上升或下降期間，由波形的斜率可以確定擺率。經(jīng)計(jì)算得，上升沿的轉(zhuǎn)換速率SR+為11.6V/us，下降沿的轉(zhuǎn)換速率SR-為10.5V/us。圖4.12測(cè)量轉(zhuǎn)換速率和建立時(shí)間的原理圖圖4.13測(cè)量擺率和建立時(shí)間的電路圖圖4.14擺率與建立時(shí)間CMRR的頻率響應(yīng)測(cè)量差動(dòng)放大器的一個(gè)重要特性就是其對(duì)共模擾動(dòng)影響的抑制能力，實(shí)際上運(yùn)算放大器即不能是完全對(duì)稱的，電流源的輸出阻抗也不可能是無(wú)窮大，因此共模輸入的變化會(huì)引起電壓的變化，Vout，Vin,cm是指共模輸出端和共模輸入端的交流小信號(hào)，而不是它們的直流偏置電壓。繪制電路圖時(shí)，無(wú)法表達(dá)由于制造產(chǎn)生的不對(duì)稱性，因此采用保存余量的方法。注意，同相反相端參加相同的小信號(hào)電壓Vcm。圖4.15測(cè)量CMRR的原理圖圖4.16放大器的CMRR的頻率響應(yīng)曲線從圖中可以得到電路的共模抑制比為81.5dB。在100KHz以下CMRR是相當(dāng)大的?？梢钥闯?，PSRR在高頻處開始退化，這也是兩級(jí)無(wú)緩沖運(yùn)算放大器的缺點(diǎn)。4.4小結(jié)本章主要介紹了仿真的概念。并通過(guò)Spectre對(duì)CMOS兩級(jí)運(yùn)算放大器進(jìn)行了仿真。主要包括直流仿真、交流仿真和瞬態(tài)仿真。并根據(jù)仿真結(jié)果對(duì)CMOS運(yùn)放做了簡(jiǎn)單修改以使其到達(dá)設(shè)計(jì)目標(biāo)。第5章算放大器幅員設(shè)計(jì)5.1Cadence使用說(shuō)明〔1〕在命令行中鍵入以下命令icfb&↙〔回車鍵〕，其中&表示后天工作。icfb調(diào)出Cadence軟件。出現(xiàn)的主窗口如圖5.1所示；圖5.1〔2〕File菜單在File菜單下，主要的菜單項(xiàng)有New、Open、Exit等。Library〔庫(kù)〕的地位相當(dāng)于文件夾，它用來(lái)存放一整個(gè)設(shè)計(jì)的所有數(shù)據(jù)，像一些單元以及子單元中的多種視圖。Cell可以是一個(gè)簡(jiǎn)單的單元，像一個(gè)與非門，也可以是比擬復(fù)雜的單元。New菜單項(xiàng)的子菜單下有Library、Cellview兩項(xiàng)。Library項(xiàng)翻開NewLibrary窗口。圖5.2①建立庫(kù)〔library〕：窗口分Library和TechnologyFile兩局部。Library局部有Name和Directory兩項(xiàng)，分別輸入要建立的Library的名稱和路徑。如果只建立進(jìn)行SPICE模擬的線路圖，Technology局部選擇Don’tneedatechfile選項(xiàng)。如果在庫(kù)中要?jiǎng)?chuàng)立掩膜版或其它的物理數(shù)據(jù)〔即要建立除了schematic外的一些view〕，那么須選擇Compileanewtechfile(建立新的techfile)或Attachtoanexistingtechfile〔使用原有的techfile〕。圖5.3②建立單元文件，在LibraryName中選擇存放新文件的庫(kù)，在CellName中輸入名稱，然后在Tool選項(xiàng)中選擇Composer—schematic。當(dāng)然在Tool工具中還有很多別的工具，常用的象Composer—symbol、virtuoso—layout等，分別建立的是symbol、layout的視圖。在Librarypathfile中，是系統(tǒng)自建的librarypathfile文件的路徑及名稱。建立新cell點(diǎn)擊OK就進(jìn)入virtuosoediting窗口，如下列圖圖5.4Cadence編譯環(huán)境修改最小引動(dòng)距離，與工藝有關(guān)方便后期制作。按e翻開DisplayOptions修改XSnapspacing和YSnapspacing。本次幅員設(shè)計(jì)設(shè)置的最小移動(dòng)距離0.05。5.2幅員設(shè)計(jì)在畫幅員之前，我們先回憶下幅員的分層與連接。大多數(shù)的電路幅員有四種根本分層類型：導(dǎo)體：這些層是導(dǎo)電層，因?yàn)樗麄兡軌騻魉托盘?hào)電壓。擴(kuò)散區(qū)、金屬層、多晶硅以及阱層都屬于此類。隔離層：這些層是用于隔離的層，它在垂直方向和水平方向上將各個(gè)導(dǎo)電層互相隔離開來(lái)。無(wú)論是在垂直方向還是再水平方向上都需要進(jìn)行隔離，以此來(lái)防止個(gè)別電氣節(jié)點(diǎn)之間產(chǎn)生“短路”現(xiàn)象。接觸和通孔：這些層用于確定絕緣層上的切口。絕緣層用于隔離，并且允許上下層通過(guò)切口或“接觸”孔進(jìn)行連接，像金屬通孔或者接觸孔就是這類的例子。注入層：這些層并不明確的規(guī)定一個(gè)新的分層或者接觸，而是去定值或改變已經(jīng)存在的導(dǎo)體的性質(zhì)。例如，PMOS晶體管和NMOS晶體管的擴(kuò)散區(qū)或有源區(qū)是同時(shí)被確定的。P+掩膜用于創(chuàng)立P+注入?yún)^(qū)，它可以通過(guò)使用P型注入而使某一擴(kuò)散區(qū)成為P型區(qū)。以上四種類型的層結(jié)合起來(lái)使用，就可以創(chuàng)立晶體管器件、電阻、電容以及互連。5.3CMOS運(yùn)放幅員差動(dòng)放大器幅員這里我們主要介紹差動(dòng)放大器的幅員。差動(dòng)放大器要求很好的對(duì)稱性和匹配性。而此差動(dòng)管又是由兩個(gè)管子構(gòu)成的。所以我在這里使用了四方交叉的方式來(lái)畫著兩個(gè)管子。四方交叉非常適合用于兩個(gè)管子需要高度對(duì)稱的情況。我們將每個(gè)管子一分為二，然后把他們按通過(guò)一共心點(diǎn)的對(duì)角線方向布置。每條對(duì)角線方向上的兩個(gè)半并聯(lián)了起來(lái)，所以這兩半合在一起就像一個(gè)器件那樣工作。四方交叉看起來(lái)就像是一個(gè)四方盒子。這一技術(shù)之所以稱為四方交叉是因?yàn)樗伤膫€(gè)局部，并且相互交叉放置。共心技術(shù)對(duì)減少在集成電路中存在的熱或工藝的線性梯度影響非常有效。