FPGA實驗-編程課件

實驗六

FPGA實驗1實驗?zāi)康模?）了解Xlinux編程工具的使用方法，為計算機系統(tǒng)開放實驗課程和FPGA實驗課程打下基礎(chǔ)；（2）加深數(shù)字與模擬電路實驗中數(shù)字電路的理解；（3）學(xué)會設(shè)計三人表決電路；一位全加器電路三八譯碼器電路及數(shù)據(jù)選擇器等電路；（4）為在計算機系統(tǒng)開放課程中設(shè)計與實現(xiàn)cpu甚至模型機以及指令流水等打下基礎(chǔ)

．2實驗要求（1）掌握配套Xlinux芯片的ProjectNavigator和impact工具的使用方法（2）掌握使用VHDL編寫、編譯程序的過程以及芯片管腳分配的方法（3）掌握FPGA芯片八個開關(guān)和八個LED燈對應(yīng)的管腳號（4）掌握基本和簡單必要的VHDL語法3實驗相關(guān)知識

VHDL

語言特點多層次語言結(jié)構(gòu)可讀性強可仿真、檢驗可移植VHDL設(shè)計將設(shè)計對象（實體Entity）分成外部可見部分（實體名和連接）和內(nèi)部部分（實體算法和實現(xiàn)）。每個實體可對應(yīng)一個或多個結(jié)構(gòu)體，它由信號賦值語句、進(jìn)程語句、組體例化語句等組成。4實驗相關(guān)知識（續(xù)）VHDL結(jié)構(gòu)體（Architecture）描述有三種結(jié)構(gòu)描述：１．行為（Behavioral）級描述通過一組串行的VHDL進(jìn)程，反映設(shè)計的功能和算法。２．?dāng)?shù)據(jù)流（Dataflow）級描述將數(shù)據(jù)看成從設(shè)計的輸入端流到輸出端，對它的操作定義為用并行語句表示的數(shù)據(jù)形式的改變。３．結(jié)構(gòu)（Structural）級描述將設(shè)計看成多個功能塊的互相連接，并且主要通過功能塊的實例化來表示。5實驗相關(guān)知識

（續(xù)）VHDL語言基礎(chǔ)

1．VHDL語言概述

VHDL是超高速集成電路硬件描述語言的英文縮寫（VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage）。它借鑒高級程序設(shè)計語言的功能特性對電路的行為和結(jié)構(gòu)進(jìn)行高度抽象化、規(guī)范化的形式描述，并對設(shè)計進(jìn)行不同層次、不同領(lǐng)域的模擬驗證與綜合處理。IEEE已經(jīng)公布了相應(yīng)的國際標(biāo)準(zhǔn)，進(jìn)一步推動了VHDL的廣泛應(yīng)用。6實驗相關(guān)知識

（續(xù)）VHDL是一種獨立于實現(xiàn)技術(shù)的語言，提供了把新技術(shù)引進(jìn)現(xiàn)有設(shè)計的潛力，覆蓋了邏輯設(shè)計的諸多領(lǐng)域和層次，支持眾多的硬件模型。VHDL語言的硬件描述能力強，支持從系統(tǒng)級到門級電路的描述，支持多層次的混合描述，支持電路的結(jié)構(gòu)描述和行為描述。既支持自底向上（bottom-up）的設(shè)計，也支持自頂向下（top-down）的設(shè)計，既支持模塊化的設(shè)計，也支持層次化的設(shè)計；支持大規(guī)模設(shè)計中的分解和設(shè)計重用。7實驗相關(guān)知識

（續(xù)）VHDL既支持同步電路，也支持異步電路，既支持同步方式，也支持異步方式，既支持傳輸延遲，也支持慣性延遲，可以更準(zhǔn)確地建立復(fù)雜的電路硬件模型。VHDL屬于強類型語言，數(shù)據(jù)類型豐富，既支持預(yù)定義的數(shù)據(jù)類型，也支持自定義的數(shù)據(jù)類型。VHDL支持進(jìn)程和函數(shù)的概念，有助于設(shè)計者組織描述和對行為功能的進(jìn)一步分類。8實驗相關(guān)知識

（續(xù)）

VHDL語言中的元件（component）是數(shù)字硬件結(jié)構(gòu)的“未知方框”的抽象，通常由實體和結(jié)構(gòu)體兩個概念共同描述，其中實體（entity）用于描述元件與外部環(huán)境的接口，其功能要到結(jié)構(gòu)體（architecture）的單元中定義，規(guī)定設(shè)計實體的輸入和輸出之間的關(guān)系。一個實體可以存在多個對應(yīng)的結(jié)構(gòu)體，它們可分別以行為、結(jié)構(gòu)、數(shù)據(jù)流及各種方式的描述手段予以實現(xiàn)。9實驗相關(guān)知識

（續(xù)）

VHDL語言的中的信號（signal）的概念是數(shù)字電路中連線的抽象，是各元件、各進(jìn)程之間通信的數(shù)據(jù)通路，信號的狀態(tài)可能影響與信號相關(guān)的進(jìn)程的運行，體現(xiàn)數(shù)字系統(tǒng)各單元的輸入和輸出的關(guān)系，信號可以是多個進(jìn)程的全局信號。敏感信號是指其值發(fā)生變化時，會引起進(jìn)程中的語句開始執(zhí)行的那些信號，即它將激活相應(yīng)進(jìn)程。信號表示把元件的輸入輸出端口連接在一起的互連線，功能是保存變化的數(shù)據(jù)值和連接子元件，用信號類對象可以把實體連接在一起形成模塊，向信號賦值是用字符’<=’，信號賦值可以有延遲，可以有歷史信息和波形值等，進(jìn)程對信號敏感，敏感信號會激活相應(yīng)的進(jìn)程。10實驗相關(guān)知識

（續(xù)）VHDL語言的中的變量（variable）和常量（constant）與信號是不同類型的對象，變量是用于對中間數(shù)據(jù)的臨時存儲，而常量則是固定的數(shù)據(jù)值，向變量賦值是用字符’:=’，變量只有當(dāng)前值，進(jìn)程對變量不敏感，變量只在它的程序之中可見（不能作為全局信號使用）。VHDL語言的中的進(jìn)程（process）用于完成電路的行為描述，由一系列的語句組成，是VHDL設(shè)計中進(jìn)行功能描述的基本單元。進(jìn)程之間、一個進(jìn)程內(nèi)的語句之間是可以并發(fā)執(zhí)行的。為了體現(xiàn)不同執(zhí)行在時間上的同步關(guān)系，引入了delta延遲和延遲進(jìn)程兩個概念，在我們設(shè)計的CPU系統(tǒng)中，沒有顯示地應(yīng)用此概念，故不做更多的說明。11實驗相關(guān)知識

（續(xù)）

VHDL語言的中支持并調(diào)用函數(shù)，通常通過給出函數(shù)名和相應(yīng)的參數(shù)即可。可以在源文件開頭指出會使用到的設(shè)計庫（library）的名字，library語句用于打開指定的設(shè)計庫，例如：libraryieee；將打開名字為ieee的庫；還可以使用use子語句使選定的名字成為可見，例如：useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;將使包含在ieee包中的數(shù)據(jù)類型連接、算術(shù)運算、無符號數(shù)處理等有關(guān)的定義及函數(shù)成為可見，即在當(dāng)前的設(shè)計中可以直接使用。12實驗操作步驟硬件設(shè)置:1.將實驗箱左側(cè)開關(guān)撥到FPGA位置

2.將并口下載線的并口與PC機相連,另一端插在實驗箱AC/DC電源下方的插針上。注意方向：正確的連接是－－導(dǎo)線與針位對應(yīng)。13實驗具體步驟如何使用ISE開發(fā)FPGA項目：

1．建立項目運行桌面上的projectNavigator，出現(xiàn)ISE主界面：

工作區(qū)操作區(qū)編輯區(qū)顯示區(qū)14實驗具體步驟

（續(xù)）點FILE，選NEWPROJECT顯示：15實驗具體步驟

（續(xù)）輸入文件名（如：EX1），選擇文件保存路徑后，點“NEXT”顯示：16實驗具體步驟

（續(xù)）ProductCategury

GeneralPurpose芯片類型DeviceFamily:Sparten2芯片型號Device：sc2s200封裝Package:pq208速度SpeedGrade:-6頂層模塊類型Top-LevelModuleType:HDL綜合工具SynthesisToolXST(VHDL/Verilog)仿真工具Simulatorother編程工具GeneratedSimulationLanguage:VHDL注意：以上參數(shù)須根據(jù)實際所用FPGA芯片及ise的版本修改17實驗具體步驟

（續(xù)）單擊Next顯示:這里提示是否新建一個原文件,單擊Next,顯示:18實驗具體步驟

（續(xù)）這里提示是否添加已存在的原文件,單擊Next,顯示:19實驗具體步驟

（續(xù)）這里顯示的是該工程相關(guān)信息,單擊Finish.20實驗具體步驟

（續(xù)）工程建立后,在工作區(qū)會顯示該工程名,這時可以添加(或新建)VHDL源文件及引腳鎖定文件:1.新建VHDL源文件:

將鼠標(biāo)移到XC2S200-5QPQ208,右鍵顯示:

選NEWSOURCE,顯示:21實驗具體步驟

（續(xù)）選VHDLModule,輸入文件名及路徑,單擊Next,再單擊Next,單擊Finish,這時在編輯區(qū)顯示:22實驗具體步驟

（續(xù)）添加引腳鎖定文件（＊.ucf),全部文件建立好后，各窗口顯示如下：23實驗具體步驟

（續(xù)）接下來完成以下操作步驟：綜合布線SynthesiazeImplementDesign編譯GenerateProgrammingFile下載ConfigureDevice(iMPACT)整個設(shè)計就完成了。24FPGA芯片管腳分配LED燈輸出信號管腳：LED7-LED4：69、68、63、62LED3-LED0：61、60、59、58開關(guān)輸入信號管腳：K7-