EDA第五章復(fù)習(xí)總結(jié)

1、第 13 頁(yè) 共 13 頁(yè)5.1 VHDL概述硬件描述語(yǔ)言(VHDL)的突出優(yōu)點(diǎn)1.打破了IC設(shè)計(jì)者與使用者的界線2.VHDL及其配套工具軟件簡(jiǎn)單易學(xué)，直觀明了，便于迅速掌握，也便于修改。3.極大地縮短了專用芯片的開發(fā)周期，降低開發(fā)成本，加快了產(chǎn)品更新?lián)Q代的速度，提高產(chǎn)品的市場(chǎng)競(jìng)爭(zhēng)力。4.大大縮小電路板面積和整機(jī)體積，提高產(chǎn)品可靠性，增強(qiáng)產(chǎn)品功能，實(shí)現(xiàn)技術(shù)保密。5.可實(shí)現(xiàn)電路設(shè)計(jì)的模塊化和積木式多級(jí)組合。各模塊均可在今后被重復(fù)再利用（調(diào)用）。6.完全實(shí)現(xiàn)擁有整機(jī)的自主知識(shí)產(chǎn)權(quán)，不再在關(guān)鍵芯片（專用芯片）的進(jìn)口及價(jià)格方面受制于人。5.2 VHDL程序的結(jié)構(gòu)一、 基本的VHDL描述的組成： l1.

2、實(shí)體（entity）部分 64頁(yè)l 2.結(jié)構(gòu)體（architecture）部分 67頁(yè)IN(輸入)、OUT(輸出)是表示信號(hào)的類別；l BIT是表示信號(hào)的類型，BIT是系統(tǒng)定義的類型，即二進(jìn)位類型，信號(hào)只有0和1兩種值；l 每個(gè)VHDL語(yǔ)句都是以“;”結(jié)束，包括最后一個(gè)語(yǔ)句也不例外；l VHDL中的“注釋”是以兩個(gè)減號(hào)“-”開始的。二、 實(shí)體描述ENTITY 實(shí)體名 ISPORT(信號(hào)名: 類別信號(hào)類型；信號(hào)名: 類別信號(hào)類型);END 實(shí)體名;同樣類別和類型的信號(hào)可以用逗號(hào)分隔，在一個(gè)語(yǔ)句行中說(shuō)明。信號(hào)的類別主要有以下4種：IN：此信號(hào)是輸入信號(hào)；lOUT：此信號(hào)是輸出信號(hào)，提供給其他的實(shí)體

3、；lBUFFER：緩沖信號(hào)，也是實(shí)體的輸出信號(hào)，但是可以被實(shí)體本身的結(jié)構(gòu)體讀入；lINOUT：雙向信號(hào)，既可以輸入，也可以輸出。系統(tǒng)預(yù)定義的信號(hào)類型有：BIT：二進(jìn)位型，信號(hào)的值只能是0或1。 l BIT_VECTOR：二進(jìn)位向量，實(shí)際對(duì)應(yīng)的是二進(jìn)位數(shù)組 ；l BOOLEAN：布爾型，取值只能是true或者false ；l INTEGER：整型，一般都用32位二進(jìn)制數(shù)表示整型數(shù) ；l CHARACTER：字符型，使用8位編碼的ASCII字符。三、 結(jié)構(gòu)體描述zARCHITECTURE 結(jié)構(gòu)體名 OF 實(shí)體名 IS<聲明部分> BEGIN <描述部分> END 結(jié)構(gòu)體名;

4、對(duì)于一個(gè)實(shí)體來(lái)說(shuō)，可以有幾種不同的結(jié)構(gòu)體描述。5.3 VHDL程序的元素一、關(guān)鍵字 85頁(yè)二、標(biāo)識(shí)符的命名 85頁(yè)三、數(shù)據(jù)類型 91頁(yè)預(yù)定義：整數(shù)Integer：-(2的31次方-1)2的31次方-1實(shí)數(shù)Real：-1.0E+38-+1.0E+38位Bit：0或1位矢量Bit_Vector：”001100”布爾量Boolean：真或假字符Character：A,C物理Time：預(yù)定義為時(shí)間，其他如電壓、電流等也為物理型錯(cuò)誤等級(jí):NOTE、WARNING、ERROR、FAILURE自然數(shù)（Natural）、正整數(shù)（Positive）字符串（String），如”morning”用戶自定義類型： 9

5、6頁(yè)枚舉型 可以通過枚舉類型來(lái)定義信號(hào)的取值。除了最常用的二值邏輯（已經(jīng)預(yù)定義為BIT型），還可以有三值邏輯（信號(hào)有三種取值：0、1和z），九值邏輯等 TYPE枚舉類型名 IS (枚舉型值表);如 TYPE qit_logic IS ('0','1','Z','X')STD_ULOGIC在IEEE1164標(biāo)準(zhǔn)邏輯包中所定義的std_ulogic類型是一種九值邏輯，也是一種枚舉型的數(shù)據(jù)類型：TYPE std_ulogic IS ( 'U', -Uninitialized'X', -Forcing Un

6、known'0', - Forcing 0'1', - Forcing 1'Z', -High Impedance'W',-Weak Unknown'L', -Weak 0'H', -Weak 1'-' , -Don't Care);數(shù)組類型TYPE 數(shù)組名 IS ARRAY(范圍) OF 基類型1，其中的“基類型”是已經(jīng)定義過的類型，甚至可以是已經(jīng)定義過的數(shù)組類型。z 2，定義中的“范圍”，既表示數(shù)組的大小，也說(shuō)明用什么方式表示數(shù)組元素的下標(biāo)。通常，“范圍”是用整數(shù)表示，也

7、可以用枚舉值表示3，“范圍”用整數(shù)表示時(shí)，整數(shù)范圍可以是遞增表示，也可以是遞減表示：TYPE register IS ARRAY (0 TO 7) OF BIT; TYPE regist_1 IS ARRAY (7 DOWNTO 1) OF BIT; TYPE rom IS ARRAY (0 TO 7) OF register; lrom類型實(shí)際上是用register基類型定義的二維數(shù)組，即TYPE rom IS ARRAY (0 TO 7, 0 TO 7) OF BIT;數(shù)組的范圍還可以用已經(jīng)定義過的枚舉型來(lái)表示，如：TYPE light_delay IS ARRAY (traffic_li

8、ght) OF INTEGER;l這里的traffic-light是已經(jīng)定義的枚舉類型，有三個(gè)取值（“red、yellow、green”）。將來(lái)定義的類型為light-delay的數(shù)組，也只會(huì)有三個(gè)元素。在VHDL中，可以對(duì)數(shù)組的整體賦值:l如定義了regist_1類型的數(shù)組信號(hào)：TYPE regist_1 IS ARRAY (7 DOWNTO 0) OF BIT; SIGNAL arr_1, arr_2 : regist_1; l以下的賦值操作在VHDL中都是允許的：arr_1 <= "10110110" arr_2 <=arr_1;子類型 97頁(yè)希望對(duì)某種類

9、型數(shù)據(jù)的范圍加以限制四、對(duì)象lVHDL把信號(hào)、變量、常量和文件統(tǒng)稱為對(duì)象。 89頁(yè)1. 常量的定義 CONSTANT常量名: 類型名 := 常量值;z例如：CONSTANT array_size : INTEGER := 16; CONSTANT gate_delay : TIME := 50ns;2.變量的定義 變量的定義采用如下的方式：VARIABLE 變量名: 類型名:=初值;z變量的賦值用“:=”來(lái)表示。變量的賦值沒有延遲。3.信號(hào)的定義l 信號(hào)定義的方式：SIGNAL 信號(hào)名: 類型名:=初值;z 信號(hào)的賦值用“<=”表示，有延遲，初始化不同于賦值 z信號(hào)的傳送可以規(guī)定延遲，也

10、可以不規(guī)定延遲。但是VHDL規(guī)定，如果沒有指定信號(hào)傳送的延遲，信號(hào)的傳送也會(huì)有一個(gè)最小延遲。z信號(hào)可以是全局定義的，PORT中定義的信號(hào)就是對(duì)所有的結(jié)構(gòu)體都有效。但是，信號(hào)也可以是局部定義的，在結(jié)構(gòu)體內(nèi)部定義的信號(hào)只對(duì)這個(gè)結(jié)構(gòu)體有效。五、詞法單元 87頁(yè)l1.注釋以雙連符（-）開始直到行末l2.VHDL中的數(shù)字八進(jìn)制：以O(shè)開頭，如O”340”二進(jìn)制：以B開頭，如B”11100000”十六進(jìn)制：以X開頭，如X”E0”l3.字符文字字符表示形式為：?jiǎn)我?hào)括起來(lái)的ASCII字符，如A,*l4.字符串文字字符串表示形式為：雙引號(hào)括起來(lái)的圖形字符序列。如”how are you”，” ”等5.位串位串表

11、示形式為：雙引號(hào)括起來(lái)的擴(kuò)展的數(shù)字序列，數(shù)字序列前冠以基數(shù)說(shuō)明符。如：lB”11110101” 長(zhǎng)度為八的二進(jìn)制數(shù)，等效2456.VHDL語(yǔ)句中使用的標(biāo)點(diǎn)符號(hào)l分號(hào)（；）是一條語(yǔ)句結(jié)束的標(biāo)志l逗號(hào)（，）是對(duì)象的分隔符l冒號(hào)（：）和原點(diǎn)（.）的用法在每條語(yǔ)句中給出六、表達(dá)式與運(yùn)算符 102頁(yè)具體的運(yùn)算符和其他程序設(shè)計(jì)語(yǔ)言中的表達(dá)式很相似，一個(gè)表達(dá)式是由運(yùn)算符把對(duì)象名、文字、函數(shù)調(diào)用及括起來(lái)的表達(dá)式連接起來(lái)的式子。在一個(gè)VHDL表達(dá)式中，數(shù)據(jù)的類型應(yīng)該相同。如果不同的數(shù)據(jù)類型出現(xiàn)在同一個(gè)表達(dá)式，VHDL不會(huì)進(jìn)行自動(dòng)類型的轉(zhuǎn)換，而只會(huì)給出錯(cuò)誤信息。lVHDL支持運(yùn)算符的重載。例如可以對(duì)不同類型的信號(hào)

12、各自進(jìn)行AND運(yùn)算。七、VHDL的庫(kù)和包1.VHDL庫(kù)的種類和使用 VHDL的庫(kù)可以分為三種類型：系統(tǒng)庫(kù)，IEEE庫(kù)、用戶庫(kù)。系統(tǒng)庫(kù)是VHDL語(yǔ)言本身預(yù)定義的庫(kù)，包括STD庫(kù)和WORK庫(kù)。STD庫(kù)是系統(tǒng)的標(biāo)準(zhǔn)庫(kù)，所有系統(tǒng)本身預(yù)定義的類型和有關(guān)的操作都包含在這個(gè)庫(kù)中。WORK庫(kù)是用戶的工作庫(kù) 。對(duì)用戶都是透明的，也就是隨時(shí)都可以使用的，不需要在描述中專門說(shuō)明。IEEE庫(kù)是IEEE認(rèn)可的標(biāo)準(zhǔn)庫(kù)，其中包括對(duì)于STD_LOGIC類型以及有關(guān)函數(shù)的定義。用戶庫(kù)就是VHDL軟件提供廠商開發(fā)的庫(kù)，應(yīng)該查詢相應(yīng)軟件的說(shuō)明。2.程序包 一個(gè)VHDL庫(kù)可以包含許多內(nèi)容，并且往往以程序包（Package）的形式組織

13、在一起。一個(gè)程序包由兩個(gè)部分構(gòu)成：包的說(shuō)明部分（Package Declaration）和包的主體部分（Package Body）?；镜慕Y(jié)構(gòu)如下：PACKAGE 程序包名IS程序包說(shuō)明部分END 程序包名;PACKAGE BODY 程序包名 IS程序包主體描述END 程序包名;說(shuō)明部分可以包括：常量說(shuō)明；l 信號(hào)說(shuō)明，這里說(shuō)明的信號(hào)可以被所有的結(jié)構(gòu)體使用；l 類型說(shuō)明；l 函數(shù)或過程說(shuō)明；l 部件（Component）說(shuō)明，程序包的主體部分則是對(duì)所包含的函數(shù)、過程、結(jié)構(gòu)體進(jìn)行具體的描述。程序包示例PACKAGE qit_utilities ISTYPE qit IS ('0, 1,

14、Z, X);FUNCTION "AND" (a, b :qit) RETURN qit; 只是聲明，有這個(gè)函數(shù)FUNCTION "OR" (a, b :qit) RETURN qit;END qit_utilities;PACKAGE BODY qit_utilities ISFUNCTION "AND" (a, b :qit) RETURN qit IS 對(duì)函數(shù)的具體過程描述CONSTANT qit_and_table : qit_2d := ('0', '0', '0', '

15、0'),('0', '1', '1', 'X'),('0', '1', '1', 'X'),('0', 'X', 'X', 'X');BEGINRETURN qit_and_table(a, b);END "AND"FUNCTION "OR" (a, b :qit) RETURN qit IS 函數(shù)的定義方法71頁(yè)例3-3比較CONSTANT qit_or_

16、table : qit_2d := ('0', '1', '1', 'X'),('1', '1', '1', '1'),('1', '1', '1', '1'),('X', '1', '1', 'X');BEGINRETURN qit_or_table(a, b);END "OR"END qit_utilities;|以上

17、的程序包中定義了一種4值邏輯及其操作。在說(shuō)明部分定義了一種新的信號(hào)類型qit，也就是一種4值邏輯，還說(shuō)明了兩個(gè)函數(shù)AND和OR，用來(lái)對(duì)4值邏輯進(jìn)行“與”“或”運(yùn)算。在BODY部分實(shí)現(xiàn)了這兩個(gè)函數(shù)。3.庫(kù)和程序包的引用 77頁(yè)l 在所有的VHDL源程序都要首先聲明使用什么VHDL庫(kù)。聲明要使用關(guān)鍵字LIBRARY，例如，要使用IEEE庫(kù)，使用這個(gè)庫(kù)中的哪個(gè)程序包就應(yīng)該作以下的聲明： LIBRARY IEEE; USE 庫(kù)名.程序包名.ALL; 包中所有內(nèi)容可用USE 庫(kù)名.程序包名.子程序名; 包中選中內(nèi)容可用4.函數(shù)和過程 前一頁(yè)程序包的例子lVHDL 中既可以使用函數(shù)，也可以使用過程（Pro

18、cedure）。兩者統(tǒng)稱為子程序。l函數(shù)的定義包括函數(shù)說(shuō)明和函數(shù)主體兩部分，基本的格式如下：FUNCTION 函數(shù)名(參數(shù)表) RETURN 類型ISBEGIN函數(shù)體END 函數(shù)名; 函數(shù)體中一定要包括RETURN語(yǔ)句。過程的定義和函數(shù)的定義非常相似：PROCEDURE過程名(參數(shù)表) ISBEGIN過程體END 過程名; z過程沒有返回值。z函數(shù)的參數(shù)傳遞總是一個(gè)方向的，也就是傳入到函數(shù)，而過程的參數(shù)傳遞可以是兩個(gè)方向的。具體在過程執(zhí)行中參數(shù)如何傳遞，取決于參數(shù)的類別（IN、OUT、INOUT等），而對(duì)于函數(shù)參數(shù)的類別，則只能有一種：IN，就是輸入到函數(shù)。5.4 VHDL程序的描述語(yǔ)句可以有

19、許多并行處理語(yǔ)句，這些語(yǔ)句的執(zhí)行是可以同時(shí)進(jìn)行的。并行語(yǔ)句主要是信號(hào)傳送語(yǔ)句。傳送時(shí)可以指定傳輸延遲。如果傳送時(shí)沒有指定時(shí)延，VHDL會(huì)對(duì)并行處理語(yǔ)句的執(zhí)行加上一個(gè)最小時(shí)延。一、并行賦值語(yǔ)句 并行賦值語(yǔ)句是最基本的VHDL語(yǔ)句，它的格式是： 信號(hào)名<=表達(dá)式;信號(hào)名<=表達(dá)式 AFTER 延遲時(shí)間;例5.4 半加器的數(shù)據(jù)流描述。ENTITY half_adder ISPORT(a, b: IN BIT;s, c0: OUT BIT);END half_adder;ARCHITECTURE h_adder OF half_adder ISSIGNAL c, d: BIT;BEGIN

20、信號(hào)時(shí)非輸入輸出的中間量相c<= a OR b;d<= a NAND b; 當(dāng)于下一階段的輸入和上一階段的輸出?c0<= NOT d;s<= c AND d;END h_adder;二、條件賦值語(yǔ)句 l條件賦值語(yǔ)句也是一種信號(hào)賦值語(yǔ)句，只是賦給信號(hào)的值可以根據(jù)條件的不同而不同。l條件賦值語(yǔ)句的格式如下：信號(hào)名<= 表達(dá)式1 WHEN 布爾表達(dá)式1 ELSE表達(dá)式2 WHEN 布爾表達(dá)式2 ELSE表達(dá)式n WHEN 布爾表達(dá)式n ELSE表達(dá)式;例5.5 用條件賦值語(yǔ)句描述數(shù)據(jù)選擇器。ENTITY mux4_to_1 ISPORT(d0, d1, d2, d3,

21、a, b: IN BIT;y: OUT BIT);END mux4_to_1;ARCHITECTURE sample_1 OF mux4_to_1 IS 和例5.4比，沒有需要中間信號(hào)BEGINy<= d0 WHEN a='0' AND b='0' ELSEd1 WHEN a='0' AND b='1' ELSEd2 WHEN a='1' AND b='0' ELSEd3 WHEN a='1' AND b='1' ;END sample_1三，選擇信號(hào)賦值語(yǔ)句

22、l選擇信號(hào)賦值語(yǔ)句可以根據(jù)一個(gè)表達(dá)式的不同取值，給信號(hào)或者信號(hào)數(shù)組賦以不同的結(jié)果。l選擇信號(hào)賦值語(yǔ)句的格式如下：WITH 表達(dá)式SELECT信號(hào)名<= 信號(hào)值1 WHEN 表達(dá)式值1,信號(hào)值2 WHEN 表達(dá)式值2,信號(hào)值n WHEN others;例5.6 用信號(hào)選擇語(yǔ)句描述數(shù)據(jù)選擇器。ENTITY mux4_to_1 ISPORT(d0, d1, d2, d3, a, b: IN std_logic;y: OUT std_logic);END mux4_to_1;ARCHITECTURE sample_2 OF mux4_to_1 ISBEGINWITH a&b SELECT

23、y<= d0 WHEN "00",d1 WHEN "01",d2 WHEN "10",d3 WHEN "11",'X' WHEN OTHERS;END sample_2;5.4.2 順序描述語(yǔ)句并行信號(hào)傳輸語(yǔ)句主要描述硬件電路或系統(tǒng)中信號(hào)的傳送過程。同時(shí)，VHDL還支持順序描述語(yǔ)句，主要使用于對(duì)電路和系統(tǒng)的性能描述。順序描述語(yǔ)句的執(zhí)行就和一般程序設(shè)計(jì)語(yǔ)言中語(yǔ)句相似，是按照語(yǔ)句的順序依次執(zhí)行的。前一條語(yǔ)句的結(jié)果會(huì)影響到下一條語(yǔ)句的執(zhí)行。一、PROCESS語(yǔ)句 132頁(yè)l盡管PROCESS語(yǔ)句本身

24、是并行描述語(yǔ)句，可以和其他并行語(yǔ)句同時(shí)執(zhí)行，但是PROCESS語(yǔ)句內(nèi)部的語(yǔ)句都是順序語(yǔ)句。 PROCESS語(yǔ)句一旦開始執(zhí)行，就要依次執(zhí)行其中的順序語(yǔ)句，一直到最后的END PROCESS為止。lPROCESS語(yǔ)句的格式如下：PROCESS(信號(hào)1,信號(hào)k) 用到的信號(hào)變量說(shuō)明(定義);其他說(shuō)明;BEGIN順序語(yǔ)句順序語(yǔ)句END PROCESS;二、分支語(yǔ)句 l兩分支IF語(yǔ)句的格式： 多分支IF語(yǔ)句的格式： IF 布爾表達(dá)式 IF 布爾表達(dá)式THEN 順序語(yǔ)句 THEN 順序語(yǔ)句ELSE 順序語(yǔ)句 ELSIF 布爾表達(dá)式END IF; THEN順序語(yǔ)句ELSE 順序語(yǔ)句END IF; 例5.7

25、反向器的順序描述。ENTITY inverter ISPORT(x: IN BIT;y: OUT BIT);END inverter;ARCHITECTURE behave OF inverter ISBEGINPROCESS(x) 只用到x作為判斷條件BEGINIF (x='0') THEN y<=1'ELSE y<=0'END IF;END PROCESS;END behave;三、另外一種分支語(yǔ)句CASE語(yǔ)句lCASE語(yǔ)句是從多個(gè)可能的分支中選擇一個(gè)分支進(jìn)行操作。lCASE語(yǔ)句的格式如下：CASE 表達(dá)式ISWHEN 值1 => 順序語(yǔ)句

26、1WHEN 值k => 順序語(yǔ)句kWHEN OTHERS =>順序語(yǔ)句k+1END CASE;例5.8 四選一數(shù)據(jù)選擇器的順序描述。ENTITY mux4_1 ISPORT(a, b, i0, i1, i2, i3: IN BIT;y: OUT BIT);END mux4_1;ARCHITECTURE behave OF mux4_1 ISSIGNAL sel bit_vector(1 DOWNTO 0);BEGINsel<=b & a;PROCESS(sel, i0, i1, i2, i3)BEGINCASE sel ISWHEN "00" =&

27、gt; y<=i0;WHEN "01" => y<=i1;WHEN "10" => y<=i2;WHEN "11" => y<=i3;END CASE;END PROCESS;END behave四、循環(huán)語(yǔ)句 lVHDL中提供了兩種形式的循環(huán)語(yǔ)句：FOR循環(huán)和WHILE循環(huán)。FOR循環(huán)的格式如下：FOR 變量IN 范圍LOOP順序語(yǔ)句順序語(yǔ)句END LOOP; 其中的“變量”和“范圍”應(yīng)該有相同的類型。例如變量是整型，范圍可以是一個(gè)整數(shù)范圍。如果變量是枚舉型，則“范圍”要限制在枚舉類型所定義的

28、取值范圍內(nèi)。WHILE循環(huán)的格式如下：WHILE 布爾表達(dá)式LOOP順序語(yǔ)句順序語(yǔ)句END LOOP; zWHILE循環(huán)中的布爾表達(dá)式可以是邏輯表達(dá)式或者關(guān)系表達(dá)式。z在FOR循環(huán)或者WHILE循環(huán)中都可以使用NEXT語(yǔ)句來(lái)結(jié)束本次循環(huán)，用EXIT語(yǔ)句來(lái)結(jié)束循環(huán)，到下一條順序語(yǔ)句繼續(xù)執(zhí)行。它們的格式基本相同：NEXT WHEN 布爾表達(dá)式; EXIT WHEN 布爾表達(dá)式;5.4.3 VHDL的描述風(fēng)格在VHDL中對(duì)這一類的描述稱為“性能”描述（行為描述），性能描述中一定有PROCESS語(yǔ)句。l VHDL 還有另一種描述，稱為“結(jié)構(gòu)”描述。1. 性能描述（行為描述） 這種描述完全是從與非門輸入

29、和輸出的邏輯關(guān)系出發(fā)，對(duì)與非門性能的一種描述。2. 數(shù)據(jù)流描述（RTL描述）l建立在并行信號(hào)賦值語(yǔ)句基礎(chǔ)上。當(dāng)語(yǔ)句中任意一個(gè)輸入信號(hào)的值發(fā)生改變時(shí)，賦值語(yǔ)句就被激活，從而認(rèn)為數(shù)據(jù)從一個(gè)設(shè)計(jì)中“流入”，然后又“流出”3.結(jié)構(gòu)描述語(yǔ)句 l結(jié)構(gòu)描述是VHDL的三種描述方法之一。l結(jié)構(gòu)描述的基礎(chǔ)是部件：COMPONENT。l所使用的部件應(yīng)該是事先已經(jīng)定義過的?？梢灾苯尤∽阅硞€(gè)VHDL庫(kù)，也可以是用戶自定義的存放在WORK庫(kù)的部件。l所用部件所在的庫(kù)或程序包，必須在程序開始前聲明。l在結(jié)構(gòu)描述中所使用的部件必須首先聲明。部件的聲明在ARCHTECTURE的聲明部分進(jìn)行。l部件聲明語(yǔ)句（Component Declaration）的格式如下：COMPONENT 部件名PORT(信號(hào)名: 類別 信號(hào)類型;信號(hào)名: 類別 信號(hào)類型);END COMPONENT;部件描述語(yǔ)句 l第一種格式的COMPONENT語(yǔ)句是：標(biāo)號(hào): 部件名PORT MAP(信號(hào)名1, 信號(hào)名2, ,信號(hào)名n); z在使用這種格式時(shí)，必須注意PORT MAP所列出的信號(hào)名應(yīng)該和部件定義時(shí)的信號(hào)名的順序相一致。z標(biāo)號(hào)是部件的標(biāo)識(shí)。同樣的部件在電路中可以使用多次，它們都有相同的部件名，但是有不同的標(biāo)號(hào) àl第二種格式是：標(biāo)號(hào): 部件名PORT MAP(接口信號(hào)1=