FPGA應(yīng)用開(kāi)發(fā)智慧樹(shù)知到期末考試答案章節(jié)答案2024年上海電力大學(xué)

FPGA應(yīng)用開(kāi)發(fā)智慧樹(shù)知到期末考試答案+章節(jié)答案2024年上海電力大學(xué)根據(jù)FPGA器件在配置電路中的作用，可將其編程配置策略分為（）三類。

答案:主動(dòng)配置（AS）模式;JTAG模式;被動(dòng)配置（PS）模式VerilogHDL中內(nèi)置的開(kāi)關(guān)級(jí)建模元件主要有（）

答案:MOS開(kāi)關(guān);電源;CMOS開(kāi)關(guān);雙向開(kāi)關(guān)常用的可編程邏輯器件主要有()。

答案:PAL;FPGA;CPLD;GAL下列哪個(gè)基本門級(jí)元件是表示控制信號(hào)低電平有效的三態(tài)緩沖器？（）

答案:bufif0以下哪種不是VerilogHDL中內(nèi)置的開(kāi)關(guān)級(jí)建模元件（）

答案:與門下列基本門元件中，（）表示控制信號(hào)高電平有效的三態(tài)緩沖器。

答案:bufif1alwaysbegin#5clk=0；#10clk=~clk;end產(chǎn)生的波形（）。

答案:占空比1/3下列基本門元件中，（）是多輸出門。

答案:not下面哪個(gè)是可以用VerilogHDL語(yǔ)言進(jìn)行描述，而不能用VHDL語(yǔ)言進(jìn)行描述的級(jí)別？（）

答案:晶體管開(kāi)關(guān)級(jí)設(shè)A=4’b1001，B=4’b1010，C=1’b1，則A＜＜1=（）。

答案:4’b0010FSM的二段式描述風(fēng)格中，二段分別描述什么？（）

答案:狀態(tài)轉(zhuǎn)移、輸出always@(posegdeclk)begincnt=n+1;q=~q;endassigny=a+b;寫出下面程序中變量q，a，b的類型。（）

答案:a,b可為reg或wire型；q為reg型。Alwaysbegin#5clk=0；#10clk=~clk；end產(chǎn)生的波形()。

答案:占空比1/3下列哪個(gè)基本門級(jí)元件是表示控制信號(hào)高電平有效的三態(tài)緩沖器？（）

答案:bufif1在VerilogHDL中，下列哪個(gè)語(yǔ)句不是分支語(yǔ)句？（）

答案:while以下哪個(gè)選項(xiàng)是FPGA與CPLD的相同點(diǎn)？（）

答案:是大規(guī)模集成電路在VerilogHDL中，下列說(shuō)法錯(cuò)誤的是（）。

答案:任務(wù)定義沒(méi)有端口列表，函數(shù)定義有端口列表下列時(shí)間尺度定義為`timescale10ns/1ns，下列選項(xiàng)正確的是（）。

答案:#1.6表示延時(shí)16ns請(qǐng)寫出VerilogHDL中定義仿真時(shí)間單位為1ns、仿真時(shí)間精度為100ps的語(yǔ)句：()。

答案:`timescale1ns/100ps

答案:對(duì)目前國(guó)際上較大的PLD器件制造公司有Altera和Xilinx。（）

答案:對(duì)阻塞性賦值符號(hào)為=，一般用在組合邏輯電路設(shè)計(jì)中。（）

答案:對(duì)設(shè)計(jì)FSM的基本步驟是畫(huà)出狀態(tài)轉(zhuǎn)換圖；確定狀態(tài)編碼和編碼方式；寫出狀態(tài)方程和輸出方程；編寫verilog代碼。（）

答案:對(duì)VerilogHDL常用的建模描述方式有結(jié)構(gòu)化建模描述，數(shù)據(jù)流建模描述，行為建模描述和混合設(shè)計(jì)描述。（）

答案:對(duì)supply0vdd；表示申明vdd為電源。（）

答案:錯(cuò)

答案:對(duì)生成測(cè)試平臺(tái)的時(shí)鐘激勵(lì)信號(hào)有很多種方法。常用的方法有：從一個(gè)initial塊中施加線激勵(lì),從一個(gè)循環(huán)或always塊中施加激勵(lì),從一個(gè)向量或整數(shù)數(shù)組中施加激勵(lì),記錄一個(gè)仿真過(guò)程，然后在另一個(gè)仿真中回放施加激勵(lì)等。（）

答案:對(duì)module是VerilogHDL的關(guān)鍵詞。（）

答案:對(duì)判斷一位全加器模塊的程序是否有錯(cuò)moduleadder(a,b,cin,sum,cout)inputa,b,cin;outputsum,cout;regsum,cout;assign{co,sum}＜=a+b+cin;endmodule;（）

答案:錯(cuò)在VerilogHDL中，wire是一種線網(wǎng)型變量，reg是一種寄存器型變量。（）

答案:對(duì)根據(jù)輸入與輸出的關(guān)系，可以把有限狀態(tài)機(jī)分為米莉型和摩爾型。這兩類有限狀態(tài)機(jī)的區(qū)別是米莉型輸出是輸入的函數(shù)，摩爾型輸出只和存儲(chǔ)電路狀態(tài)有關(guān)。（）

答案:對(duì)MOS開(kāi)關(guān)元件可用關(guān)鍵字nmos和pmos聲明。（）

答案:對(duì)聲明一個(gè)名為d_out的8位寄存器變量，wire[7:0]d_out;（）

答案:錯(cuò)任何符合語(yǔ)法的VerilogHDL程序都可以綜合。（）

答案:錯(cuò)在VerilogHDL中，用13_5.1e2表示數(shù)字135.1。（）

答案:錯(cuò)在VerilogHDL中，系統(tǒng)函數(shù)和系統(tǒng)任務(wù)一般以符號(hào)$開(kāi)頭，編譯向?qū)дZ(yǔ)句以符號(hào)#開(kāi)頭。()

答案:錯(cuò)測(cè)試平臺(tái)為RTL代碼或門級(jí)網(wǎng)表的功能驗(yàn)證提供驗(yàn)證平臺(tái)，該平臺(tái)包括待驗(yàn)證的設(shè)計(jì)（DUT）、激勵(lì)信號(hào)產(chǎn)生器和輸出顯示控制等。（）

答案:對(duì)設(shè)A=4’b1010，B=4’b0011，C=1’b1，則~A=0b0101，{A,B[0],C}=0b101011。（）

答案:對(duì)聲明一個(gè)名為a_in的4位向量線網(wǎng)：wire[3:0]a_in;（）

答案:對(duì)邏輯綜合是標(biāo)準(zhǔn)單元庫(kù)和特定的設(shè)計(jì)約束的基礎(chǔ)上，把設(shè)計(jì)的高層次描述轉(zhuǎn)化為優(yōu)化的門級(jí)網(wǎng)表的過(guò)程。（）

答案:對(duì)VerilogHDL中常用的的建模描述方式有結(jié)構(gòu)化建模方式、數(shù)據(jù)流建模方式和行為建模描述方式。（）

答案:對(duì)always語(yǔ)句和initial語(yǔ)句的關(guān)鍵區(qū)別是initial塊內(nèi)的語(yǔ)句只執(zhí)行一次，主要用于仿真測(cè)試，不能進(jìn)行邏輯綜合；always塊內(nèi)的語(yǔ)句是不斷重復(fù)執(zhí)行的，在仿真和邏輯綜合中均可使用。不能相互嵌套。（）

答案:對(duì)

答案:對(duì)常用的可編程邏輯器件主要有PAL/GAL、CPLD和FPGA等三大類。（）

答案:對(duì)QuartusII可以采用文本輸入法和圖形輸入法進(jìn)行電路設(shè)計(jì)。（）

答案:對(duì)選擇下面兩段代碼正確的一個(gè)。（）

答案:moduleexample(o1,o2,a,b,c,d);inputa,b,c,d;outputo1,o2;rego1;andu1(o2,c,d);always@(aorb)if(a)o1=b;elseo1=0;endmodule分析下列程序，得到10時(shí)刻執(zhí)行結(jié)果a=1，15時(shí)刻b=1，20時(shí)刻c=1。initialfork#10a=1;#15b=1;begin#20c=1#10d=1;end#25e=1;Join（）

答案:對(duì)

答案:對(duì)Altera公司的QuartusII和公司的ModelSim是兩種目前世界上比較流行和實(shí)用的EDA工具軟件。（）

答案:對(duì)以下哪些系統(tǒng)函數(shù)實(shí)現(xiàn)讀取當(dāng)前仿真時(shí)間（）

答案:$stime；;$realtime；;$time；Testbench的主要功能是（）

答案:將仿真數(shù)據(jù)顯示在終端或存為文件，也可以顯示在波形窗口中以供分析檢查；;正確例化設(shè)計(jì)電路；;為設(shè)計(jì)電路提供激勵(lì)信號(hào)；;復(fù)雜設(shè)計(jì)可以使用EDA工具，或者通過(guò)用戶接口自動(dòng)比較仿真結(jié)果與理想值，實(shí)現(xiàn)結(jié)果的自動(dòng)檢查。系統(tǒng)函數(shù)和任務(wù)一般以符號(hào)#開(kāi)頭。（）

答案:錯(cuò)以下哪些系統(tǒng)任務(wù)實(shí)現(xiàn)文本輸出（）

答案:$display；;$strobe；;$monitor。;$write；$write與$display相同，不同的是不會(huì)自動(dòng)換行.（）

答案:對(duì)以下信號(hào)名中，最具可讀性的是（）

答案:addr_count異步設(shè)計(jì)非常容易產(chǎn)生毛刺現(xiàn)象和亞穩(wěn)態(tài)。（）

答案:對(duì)相同功能的電路采用的代碼風(fēng)格不同，最終綜合后的RTL電路結(jié)構(gòu)依然是相同的。（）

答案:錯(cuò)評(píng)價(jià)Verilog代碼的優(yōu)劣不在于代碼段的整潔簡(jiǎn)短，而在于代碼是否能由綜合工具流暢合理地轉(zhuǎn)換成速度快和面積小的硬件形式。（）

答案:對(duì)使用雙斜杠進(jìn)行的注釋行以分號(hào)結(jié)束；使用/**/進(jìn)行的注釋，/*和*/各占用一行，并且頂頭。（）

答案:對(duì)狀態(tài)機(jī)常用狀態(tài)編碼有順序編碼、格雷碼和獨(dú)熱碼三種。（）

答案:對(duì)有限狀態(tài)機(jī)的三段式描述指包含三個(gè)always模塊。（）

答案:錯(cuò)有限狀態(tài)機(jī)的代碼可采用一段式、二段式和三段式描述方法。（）

答案:對(duì)采用有限狀態(tài)機(jī)設(shè)計(jì)，易于構(gòu)成性能良好的同步時(shí)序邏輯，有利于消除大規(guī)模邏輯電路中常見(jiàn)的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。（）

答案:對(duì)電路輸出與電路輸入有關(guān)的有限狀態(tài)機(jī)電路被稱為moore機(jī)。（）

答案:錯(cuò)阻塞性賦值符號(hào)為＜=，非阻塞性賦值符號(hào)為=。()

答案:錯(cuò)bufif0是VerilogHDL中內(nèi)置的基本門級(jí)元件：控制信號(hào)高電平有效的三態(tài)緩沖器。（）

答案:錯(cuò)某一純組合電路輸入為in1,in2和in3,輸出為out,則該電路描述中always的事件表達(dá)式應(yīng)寫為always@(in1,in2,in3);（）

答案:對(duì)若某一時(shí)序電路由時(shí)鐘clk信號(hào)上升沿觸發(fā),同步高電平復(fù)位信號(hào)rst清零,該電路描述中always的事件表達(dá)是應(yīng)該寫為always@(posedgeclkorrst)。()

答案:錯(cuò)VerilogHDL中內(nèi)置了12種類型的基本門級(jí)元件模型。（）

答案:對(duì)下列語(yǔ)句中，不屬于并行語(yǔ)句的是（）。

答案:case語(yǔ)句下列標(biāo)識(shí)符中，（）是合法的標(biāo)識(shí)符。

答案:_date“a=4`b11001,b=4’bx110”選擇正確的運(yùn)算結(jié)果（）

答案:a&&b=1;如果線網(wǎng)類型變量說(shuō)明后未賦值，起始缺省值是()

答案:zreg[7:0]mema[255:0]正確的賦值是()

答案:mema[5]=3’d0,以下哪些是SOPC的基本特征（）

答案:至少包含一個(gè)嵌入式處理器內(nèi)核;低功耗;可