PCB電源供電系統(tǒng)的分析與設(shè)計

1、PCB電源供電系統(tǒng)的分析與設(shè)計當今，在沒有透徹掌握芯片、封裝結(jié)構(gòu)及PCB的電源供電系統(tǒng)特性時，高速電子系統(tǒng)的設(shè)計是很難成功的。事實上，為了滿足更低的供電電壓、更快的信號翻轉(zhuǎn)速度、更高的集成度和許多越來越具有挑戰(zhàn)性的要求，很多走在電子設(shè)計前沿的公司在產(chǎn)品設(shè)計過程中為了確保電源和信號的完整性，對電源供電系統(tǒng)的分析投入了大量的資金，人力和物力。 電源供電系統(tǒng)(PDS)的分析與設(shè)計在高速電路設(shè)計領(lǐng)域，特別是在計算機、半導(dǎo)體、通信、網(wǎng)絡(luò)和消費電子產(chǎn)業(yè)中正變得越來越重要。隨著超大規(guī)模集成電路技術(shù)不可避免的進一步等比縮小，集成電路的供電電壓將會持續(xù)降低。隨著越來越多的生產(chǎn)廠家從130nm技術(shù)轉(zhuǎn)向90nm技術(shù)

2、，可以預(yù)見供電電壓會降到1.2V，甚至更低，而同時電流也會顯著地增加。從直流IR壓降到交流動態(tài)電壓波動控制來看，由于允許的噪聲范圍越來越小，這種發(fā)展趨勢給電源供電系統(tǒng)的設(shè)計帶來了巨大的挑戰(zhàn)。 PCB電源供電系統(tǒng)設(shè)計概覽 通常在交流分析中，電源地之間的輸入阻抗是用來衡量電源供電系統(tǒng)特性的一個重要的觀測量。對這個觀測量的確定在直流分析中則演變成為IR壓降的計算。無論在直流或交流的分析中，影響電源供電系統(tǒng)特性的因素有：PCB的分層、電源板層平面的形狀、元器件的布局、過孔和管腳的分布等等。 圖1：PCB上一些常見的會增加電流路徑阻性的物理結(jié)構(gòu)設(shè)計。電源地之間的輸入阻抗概念就可以應(yīng)用在對上述因素的仿真和

3、分析中。比如，電源地輸入阻抗的一個非常廣泛的應(yīng)用是用來評估板上去耦電容的放置問題。隨著一定數(shù)量的去耦電容被放置在板上，電路板本身特有的諧振可以被抑制掉，從而減少噪聲的產(chǎn)生，還可以降低電路板邊緣輻射以緩解電磁兼容問題。為了提高電源供電系統(tǒng)的可靠性和降級系統(tǒng)的制造成本，系統(tǒng)設(shè)計工程師必須經(jīng)?？紤]如何經(jīng)濟有效地選擇去耦電容的系統(tǒng)布局。 高速電路系統(tǒng)中的電源供電系統(tǒng)通?？梢苑殖尚酒⒓呻娐贩庋b結(jié)構(gòu)和PCB三個物理子系統(tǒng)。芯片上的電源柵格由交替放置的幾層金屬層構(gòu)成，每層金屬由X或Y方向的金屬細條構(gòu)成電源或地柵格，過孔則將不同層的金屬細條連接起來。 對于一些高性能的芯片，無論內(nèi)核或是IO的電源供電都集成

4、了很多去耦單元。集成電路封裝結(jié)構(gòu)，如同一個縮小了的PCB，有幾層形狀復(fù)雜的電源或地平板。在封裝結(jié)構(gòu)的上表面，通常留有去耦電容的安裝位置。PCB則通常含有連續(xù)的面積較大的電源和地平板，以及一些大大小小的分立去耦電容元件，及電源整流模塊(VRM)。邦定線、C4凸點、焊球則把芯片、封裝和PCB連接在了一起。 整個電源供電系統(tǒng)要保證給各個集成電路器件提供在正常范圍內(nèi)穩(wěn)定的電壓。然而，開關(guān)電流和那些電源供電系統(tǒng)中寄生的高頻效應(yīng)總是會引入電壓噪聲。其電壓變化可以由下式計算得到： 這里V是在器件處觀測到的電壓波動，I是開關(guān)電流。Z是在器件處觀測到的整個電源供電系統(tǒng)電源與地之間的輸入阻抗。為了減小電壓波動，電

5、源與地之間要保持低阻。在直流情況下，由于Z變成了純電阻，低阻就對應(yīng)了低的電源供電IR壓降。在交流情況下，低阻能使開關(guān)電流產(chǎn)生的瞬態(tài)噪聲也變小。當然，這就需要Z在很寬的頻帶上都要保持很小。 圖2：Sigrity PowerDC計算得到電源板層上的電流分布。注意到電源和地通常用來作為信號回路和參考平面，因此電源供電系統(tǒng)與信號分布系統(tǒng)之間有著很緊密的關(guān)系。然而，由于篇幅的限制，同步開關(guān)噪聲(IO SSO)引入的電源供電系統(tǒng)的噪聲現(xiàn)象和電流回路控制問題將不在這里討論。以下幾節(jié)將忽略信號系統(tǒng)，而單純注重電源供電系統(tǒng)的分析。 直流IR壓降 由于芯片的電源柵格(Power Grid)的特征尺寸很小(幾微米甚

6、至更小)，芯片內(nèi)的電阻損耗嚴重，因此芯片內(nèi)的IR壓降已經(jīng)被廣泛地研究。而在下面幾種情況下，PCB上的IR壓降(在幾十到幾百毫伏的范圍內(nèi))對高速系統(tǒng)設(shè)計同樣會有較大的影響。 電源板層上有Swiss-Chess結(jié)構(gòu)、Neck-Down結(jié)構(gòu)和動態(tài)布線造成的板平面被分割等情況(圖1)；電源板層上電流通過的器件管腳、過孔、焊球、C4凸點的數(shù)量不夠，電源平板厚度不足，電流通路不均衡等；系統(tǒng)設(shè)計需要低電壓、大電流，又有較緊的電壓浮動的范圍。 圖3：包括和不包括電源整流模塊的平板對輸入阻抗。例如，一個高密度和高管腳數(shù)的器件由于有大量的過孔和反焊盤，在芯片封裝結(jié)構(gòu)及PCB的電源分配層上往往會形成所謂的Swiss

7、-Chess結(jié)構(gòu)效應(yīng)。Swiss-Chess結(jié)構(gòu)會產(chǎn)生很多高阻性的微小金屬區(qū)域。根據(jù)，由于電源供電系統(tǒng)中有這樣的高阻電流通路，送到PCB上元器件的電壓或電流有可能會低于設(shè)計要求。因此一個好的直流IR壓降仿真模擬是估計電源供電系統(tǒng)允許壓降范圍的關(guān)鍵。通過各種各樣可能性的分析為布局布線前后提供設(shè)計方案或規(guī)則。 布線工程師、系統(tǒng)工程師、信號完整性工程師和電源設(shè)計工程師還可以將IR壓降分析結(jié)合在約束管理器(constraint manager)中，作為對PCB上每一個電源和地網(wǎng)表進行設(shè)計規(guī)則核查的最終檢驗工具(DRC)。這種通過自動化軟件分析的設(shè)計流程可以避免靠目測，甚至經(jīng)驗所不能發(fā)現(xiàn)的復(fù)雜電源供電系

8、統(tǒng)結(jié)構(gòu)上的布局布線問題。圖2展示了IR壓降分析可以準確地指出一高性能PCB上電源供電系統(tǒng)中關(guān)鍵電壓電流的分布。 交流電源地阻抗分析 很多人知道一對金屬板構(gòu)成一個平板電容器，于是認為電源板層的特性就是提供平板電容以確保供電電壓的穩(wěn)定。在頻率較低，信號波長遠遠大于平板尺寸時，電源板層與地板的確構(gòu)成了一個電容。 然而，當頻率升高時，電源板層的特性開始變得復(fù)雜了。更確切地說，一對平板構(gòu)成了一個平板傳輸線系統(tǒng)。電源與地之間的噪聲，或與之對應(yīng)的電磁場遵循傳輸線原理在板之間傳播。當噪聲信號傳播到平板的邊緣時，一部分高頻能量會輻射出去，但更大一部分能量會反射回去。來自平板不同邊界的多重反射構(gòu)成了PCB中的諧振

9、現(xiàn)象。 圖4：三種設(shè)置情況下 PowerSI計算得到的PCB輸入阻抗曲線。(a)不包含電源整流模塊；(b)包含電源整流模塊；(c)包含電源整流模塊和一些去耦電容。在交流分析中，PCB的電源地阻抗諧振是個特有的現(xiàn)象。圖3展示了一對電源板層的輸入阻抗。為了比較，圖中還畫了一個純電容和一個純電感的阻抗特性。板的尺寸是30cm×20cm，板間間距是100um，填充介質(zhì)是FR4材料。板上的電源整流模塊用一個3nH的電感來代替。顯示純電容阻抗特性的是一個20nF的電容。從圖上可以看出，在板上沒有電源整流模塊時，在幾十兆的頻率范圍內(nèi)，平板的阻抗特性(紅線)和電容(藍線)一樣。在100MHz以上，平

10、板的阻抗特性呈感性(沿著綠線)。到了幾百兆的頻率范圍后，幾個諧振峰的出現(xiàn)顯示了平板的諧振特性，這時平板就不再是純感性的了。 至此，很明顯，一個低阻的電源供電系統(tǒng)(從直流到交流)是獲得低電壓波動的關(guān)鍵：減少電感作用，增加電容作用，消除或降低那些諧振峰是設(shè)計目標。 為了降低電源供電系統(tǒng)的阻抗，應(yīng)遵循以下一些設(shè)計準則： 1. 降低電源和地板層之間的間距； 2. 增大平板的尺寸； 3. 提高填充介質(zhì)的介電常數(shù)； 4. 采用多對電源和地板層。 然而，由于制造或一些其他的設(shè)計考慮，設(shè)計工程師還需要用一些較為靈活的有效的方法來改變電源供電系統(tǒng)的阻抗。為了減小阻抗并且消除那些諧振峰，在PCB上放置分立的去耦電

11、容便成為常用的方法。 圖4顯示了在三種不同設(shè)置下，用Sigrity PowerSI計算得到的電源供電系統(tǒng)的輸入阻抗： a. 沒有電源整流模塊，沒有去耦電容放置在板上。 b. 電源整流模塊用短路來模擬，沒有去耦電容放置在板上。 c. 電源整流模塊用短路來模擬，去耦電容放置在板上。 從圖中可見，例子a藍線，在集成電路芯片的位置處觀測到的電源供電系統(tǒng)的輸入阻抗在低頻時呈現(xiàn)出容性。隨著頻率的增加，第一個自然諧振峰出現(xiàn)在800MHz的頻率處。此頻率的波長正對應(yīng)了電源地平板的尺寸。 例子b的綠線，輸入阻抗在低頻時呈現(xiàn)出感性。這正好對應(yīng)了從集成電路芯片的位置到電源整流模塊處的環(huán)路電感。這個環(huán)路電感和平板電容

12、一起引入了在200MHz的諧振峰。 例子c的紅線，在板上放置了一些去耦電容后，那個200MHz的諧振峰被移到了很低的頻率處(<20MHz)，并且諧振峰的峰值也降低了很多。第一個較強的諧振峰則出現(xiàn)在大約1GHz處。由此可見，通過在PCB上放置分立的去耦電容，電源供電系統(tǒng)在主要的工作頻率范圍內(nèi)可以實現(xiàn)較低的并且是平滑的交流阻抗響應(yīng)。因此，電源供電系統(tǒng)的噪聲也會很低。 圖5：針對不同結(jié)構(gòu)仿真計算得到的輸入阻抗。不考慮芯片和封裝結(jié)構(gòu)(紅線)；考慮封裝結(jié)構(gòu)(藍線)；考慮芯片、封裝和電路板(綠線)。在板上放置分立的去耦電容使得設(shè)計師可以靈活地調(diào)整電源供電系統(tǒng)的阻抗，實現(xiàn)較低的電源地噪聲。然而，如何選

13、擇放置位置、選用多少以及選用什么樣的去耦電容仍舊是一系列的設(shè)計問題。因此，對一個特定的設(shè)計尋求最佳的去耦解決方案，并使用合適的設(shè)計軟件以及進行大量的電源供電系統(tǒng)的仿真模擬往往是必須的。 協(xié)同設(shè)計概念 圖4實際上還揭示了另一個非常重要的事實，即PCB上放置分立的去耦電容的作用頻率范圍僅僅能達到幾百兆赫茲。頻率再高，每個分立去耦電容的寄生電感以及板層和過孔的環(huán)路電感(電容至芯片)將會極大地降低去耦效果，僅僅通過PCB上放置分立的去耦電容是無法進一步降低電源供電系統(tǒng)的輸入阻抗的。從幾百兆赫茲到更高的頻率范圍，封裝結(jié)構(gòu)的電源供電系統(tǒng)的板間電容，以及封裝結(jié)構(gòu)上放置的分立去耦電容將會開始起作用。到了GHz

14、頻率范圍，芯片內(nèi)電源柵格之間的電容以及芯片內(nèi)的去耦電容是唯一的去耦解決方案。 圖5顯示了一個例子，紅線是一個PCB上放置一些分立的去耦電容后得到的輸入阻抗。第一個諧振峰出現(xiàn)在600MHz到700MHz。在考慮了封裝結(jié)構(gòu)后，附加的封裝結(jié)構(gòu)的電感將諧振峰移到了大約450MHz處，見藍線。在包括了芯片電源供電系統(tǒng)后，芯片內(nèi)的去耦電容將那些高頻的諧振峰都去掉了，但同時卻引入了一個很弱的30MHz諧振峰，見綠線。這個30MHz的諧振在時域中會體現(xiàn)為高頻翻轉(zhuǎn)信號的中頻包絡(luò)上的一個電壓波谷。 芯片內(nèi)的去耦是很有效的，但代價卻是要用去芯片內(nèi)寶貴的空間和消耗更多的漏電流。將芯片內(nèi)的去耦電容挪到封裝結(jié)構(gòu)上也許是一

15、個很好的折衷方案，但要求設(shè)計師擁有從芯片、封裝結(jié)構(gòu)到PCB的整個系統(tǒng)的知識。但通常，PCB的設(shè)計師無法獲得芯片和封裝結(jié)構(gòu)的設(shè)計數(shù)據(jù)以及相應(yīng)的仿真軟件包。對于集成電路設(shè)計師，他們通常不關(guān)心下端的封裝和電路板的設(shè)計。但顯然采用協(xié)同設(shè)計概念對整個系統(tǒng)、芯片-封裝-電路板的電源供電系統(tǒng)進行優(yōu)化分析設(shè)計是將來發(fā)展的趨勢。一些走在電子設(shè)計前沿的公司事實上已經(jīng)這樣做了。 參考文獻 International Technology Roadmap for Semiconductors, 2005 Edition。 Raymond Y.Chen, IBIS Asia Summit, 2005 http:/www

16、./pub/ibis/summits/dec05/chen.pdf 3Jiayuan Fang, Jin Zhao, The Power of Planes - Low Impedance Power Delivery over Broad Frequencies, Printed Circuit Design & Manufacturing Magazine, Sept.2003. 4Om, P.Mandhana, Jin Zhao, "Comparative Study on Effectiveness of On-Chip, On-Package and

17、PCB Decoupling for Core Noise Reduction by Using Broadband Power Delivery Network Models, " 55th Electronic Components & Technology Conference, May 31-June 3, 2005， 5Jin Zhao, Michael Leins, "Evaluation and Elimination of PCB Edge Radiation Introduced by Core Switching Noise and I/O Si

18、multaneous Switching Noise, " Technical Presentation at 2005 IEEE International Symposium on Electromagnetic Compatibility, 8-12 Aug, 2005, Chicago, Illinois 6Please find related information at www.S 7John Kane, "On-Chip Power Integrity, Including Package Effects，" SOC Central online

19、articles, March 14, 2005. 作者：趙進 高級工程師 陳宇哲 副總裁 Sigrity公司PCB電源去耦設(shè)計指南工程師們在設(shè)計PCB電源分配系統(tǒng)的時候，首先把整個設(shè)計分成四個部分：電源(電池、轉(zhuǎn)換器或者整流器)、PCB、電路板去耦電容和芯片去耦電容。本文將主要關(guān)注PCB和芯片去耦電容。電路板去耦電容通常很大，大約是10mF或者更大，而且主要用于特定場合中。 設(shè)計一個去耦電容包括兩步。首先，根據(jù)電氣計算電容值，然后將電容放置在PCB上。確切地講，電容放在離數(shù)字芯片多遠的地方合適？但人們常常忽略了PCB本身就是去耦設(shè)計的一部分。本文將討論在哪里電路板適合去耦設(shè)計。 去耦需求 基

20、本上，電源通過一根導(dǎo)線向數(shù)字芯片提供能量。這個電源有可能離芯片比較“遠”。電源線為5 英寸長的16 AWG的電線和4英寸長的20mil的走線并不少見。這些導(dǎo)線具有電阻、電容和感應(yīng)，這些都影響能量的傳送。電感和導(dǎo)線的長度成正比，是產(chǎn)生大多數(shù)質(zhì)量問題的原因。 走線需要著重考慮，因為它決定了總的電感和電流流動的環(huán)路環(huán)路。這個環(huán)路環(huán)路能夠而且很可能會輻射電磁干擾(EMI)。 在芯片的旁邊放置一個小電源(比如電容)，能讓電容到芯片Vcc管腳之間的走線長度最小，從而減少環(huán)路面積。這能盡量減少由導(dǎo)線電感引起的電壓降問題。由于回路環(huán)路減小了，所以EMI也減小了。 直接把數(shù)字芯片U1連接到電源上意味著可能需要幾

21、英寸的走線?？梢詫⒕哂屑纳姼蠰2和R2的電容C1插入到電路中離芯片比較近的地方，距離小于1英寸(圖1)。L3是C1 和 U1之間的導(dǎo)線電感。L1 和 R1是從電源到電容之間導(dǎo)線的寄生參數(shù)。 這樣，可將走線長度減小到mil量級，將導(dǎo)線阻抗減小到可以應(yīng)用的程度。C2在這里非常重要，它決定電源必須供給多少電流。C2代表了U1的內(nèi)部負載和U1必須驅(qū)動的外部負載。當S1關(guān)閉時，這些負載連接到電源，并馬上需要電流。 電感是電源和開關(guān)之間阻抗的主要來源。例如，對于10mil寬度的走線，電阻、電容和電感分別大約是0.02/in，2 pF/in和20nH/in。這些是用于PCB板的走線(微帶線和帶狀線)和導(dǎo)線

22、的典型數(shù)據(jù)。當頻率大約高于100 kHz時，感抗jl是主要阻抗。 因此，增加C1具有兩個作用。一是它將減少開關(guān)期間，電源和芯片之間的導(dǎo)向電感。這將保護V1(也就是到U1上的Vcc) 不會減小到低于進行正確電路操作的所需電壓值。另外，它可減小高頻電流流動的環(huán)路面積以及相應(yīng)的EMI。 因此，電容將V1保持住，但需要將V1保持多高呢？這個問題主要集中在器件的噪聲裕量，例如最小的電壓噪聲裕量VNmmin，這個噪聲裕量可以存在，并仍允許正確的電路運行。(這有點難以計算，因為實際值依賴于半導(dǎo)體的噪聲裕量，近似和電源電壓成正比。)根據(jù)圖1，正確的工作運行意味需要滿足下面條件： VNmmin VPS VZma

23、x (1) 在該圖中，VZmax完全落在L3上。 電流I也需要考慮。簡單講，這是數(shù)字輸入所需要的電流，設(shè)計工程師必須確保它的供應(yīng)。因為它是所需的最大電流，Imax，因此電源和開關(guān)之間的最大阻抗Zmax不會大于： |Zmax|(VZmax/Imax) (2) 從電源到芯片的線路是5英寸長的16-AWG導(dǎo)線和4 英寸長、20mil寬的走線，它將提供100nH的電感。在某些頻率f上，感抗將大于所能容忍的Zmax。這個頻率將通過變換電感的阻抗方程得到： fmax = |Zmax|/2L (3) 在這個頻率之上，C1不能提供足夠的電壓來滿足器件所需的噪聲裕量，信息也無法成功地傳輸。 去耦電容為PCB上的

24、芯片提供“高頻”電流，而電源提供“低頻”電流。為確定電容的尺寸，先收集計算fmax所需的信息，在fmax頻率上電源供給的“低頻”電流開始下降。同時也需要U1負載所需的電流、能成功操作這些器件電壓以及轉(zhuǎn)換時間。 為獲得這些數(shù)值，需要考慮電容器的寄生成分。在轉(zhuǎn)換發(fā)生后的很短時間內(nèi)，U1的主要電源是去耦電容和它的寄生成分等效串聯(lián)電阻(ESR)和等效串聯(lián)電感(ESL)。ESL包括導(dǎo)線電感和電容的電感兩個部分，前者是設(shè)計工程師試圖盡量減少的，后者則是必須容忍的。 為確定去耦電容的尺寸，首先確定數(shù)字N和U1必須驅(qū)動的容性負載。這個數(shù)字和下一個芯片的容性輸入以及電壓隨時間的變化決定了所需的最大電流?？捎檬煜?/p>

25、的公式I=C×(dV/dt)確定電流，這里為： 是在0V到VPS轉(zhuǎn)換期間電壓的最壞改變。注意在設(shè)計混合電壓部分的時候，要使用正確的電壓，比如3.3V/5V。 是邏輯器件U1脈沖轉(zhuǎn)換的上升時間。計算上升時間的方法有多種，因此使用最壞情況下的上升時間，或者是最快的上升時間。現(xiàn)在負載下拉的電流必須來自去耦電容，所以用下式計算電容值： C=I/(dV/dt) (5) 盡管我們現(xiàn)在已確定了去耦電容的值，但是還沒有完成設(shè)計。 電容布局 接下來，設(shè)計工程師必須確定把電容放在PCB什么位置。它需要放置在能夠最小化電容和芯片間走線電感的地方。電感同樣需要最小化，而不走線長度。當把電容放到PCB上的時候

26、，使電感而不是使走線長度長度最小化將允許更多的設(shè)計自由度。首先，設(shè)計工程師需要確定最大可用的走線長度來保持最大的設(shè)計自由度。 過程如下：設(shè)計工程師需要一個工作在fmax(式3)到某個最高頻率的電容。確定這個上界頻率需要理解理想的數(shù)字波形輸出和保持這個形狀到某種程度的必要性。這是信號完整性設(shè)計的一個小部分。 理想的數(shù)字電路傳輸一個矩形脈沖到下一個電路。實際上是無法實現(xiàn)矩形脈沖的，但是能實現(xiàn)梯形脈沖。檢查梯形脈沖的傅利葉序列，發(fā)現(xiàn)梯形脈沖由基頻和所有諧波組成。當然，把所有的都加在一起，就可以實現(xiàn)原始的梯形脈沖。 但如果沒有把所有的諧波加在一起會怎么樣呢？如果只有最初的5個或者10個諧波相加會怎么樣

27、呢？是否有足夠的諧波建立梯形脈沖而使輸入電路不容易察覺變化呢？事實證明，在大多數(shù)情況下，只把前面10個諧波相加就可以讓恢復(fù)出來的波形騙過大多數(shù)的電路，也就是說大多數(shù)的電路不會察覺變化。這就決定了設(shè)計去耦電容的時候需要處理的最高頻率。另一個建議的方法，是利用f=1/tr確定最高頻率，其中tr是脈沖上升時間。在這個頻率，諧波能量很小，并以40dB/decade的速度滾降。 現(xiàn)在可以確定最壞情況下電源電壓可容忍的變化，從而開始設(shè)計。對CMOS來說，這個數(shù)字就是噪聲預(yù)量VOH-VIH(從數(shù)據(jù)表上查這些值)。最壞情況下的變化為： V = VCC(nominal)-(VOH+10%×VCC) (

28、6) 10%即為電源的下降因子。 利用式6與電感的電流和電壓，確定最大可允許的電感L: L=V/(dI/dt) (7) 其中，L是電容、走線、芯片的連接線和引線等所引入總的串聯(lián)電感，dI是最大電流變化，dt是電流的上升時間。 走線長度 對于兩個或更多個電容來說，它們平行連接到芯片電源輸入管腳上的走線長度是不同的，有效地走線長度決定了電容可以放到離芯片多遠的地方。走線長度直接和走線的電感相關(guān)。因此，通過平行電感的公式可得到有效的走線長度，有效走線長度IE為： IE(I1×I2)/(I1+I2) (8) 其中I1和I2是平行電容的走線長度。每個平行電容離開VCC 管腳的最大距離是IE。

29、一旦電容選定并放在PCB上，就要檢查什么地方會出現(xiàn)電容和寄生電感的。共振頻率可以通過下式得到： f=1/2=-LC (9) 其中L=IE SL + LTRACE。 超過這個頻率，電容迅速變?yōu)橐粋€電感。如果共振頻率發(fā)生在遠低于10 * fpulse的頻率上，則要檢查設(shè)計，以采取折衷措施。 使用多個去耦電容 如果使用N個同等電容值的電容，總的ESL和ESR將減少到1/N(圖2)。當連接電源和地之間電容的走線相等時，這是一個特殊的情況。同樣也假定電感之間的互耦合很小。N個具有同樣電容值的電容的阻抗曲線接近單個電容的曲線。 如果采用N個不同電容值的電容，ESR和ESL會降低，但將在阻抗曲線引入一個共振

30、峰值，并帶來嚴重的設(shè)計后果(圖3)。這里也再次假定走線長度相同。 使用PCB 不要忘記PCB。忽視它幾乎免費提供的諸多好處，將提高設(shè)計成本，增加額外的元件。這些額外的元件將占用額外的空間，降低總的可靠性并可能增加EMI。 式10給出了一組平行的電源層的阻抗公式。這只是串聯(lián)LRC電路的阻抗公式。只要PCB沒有開始像傳輸線一樣工作，這個公式就是有用的。換句話說，如果l</20，那么它是有用的。其中l(wèi)是PCB的最大尺寸(對角線)，是和最高頻率有關(guān)的波長。 直到這一點，PCB阻抗幾乎是容性，并且能提供耦合電容截止頻率之上的所有需要的電流。因為ESR非常小，寄生電感也非常小，因此PCB會在一個比較寬的頻率范圍呈現(xiàn)出很低的阻抗。 如果PCB具有兩個相鄰的電源和地層，那么它在設(shè)計中具有很好的內(nèi)部電容。用于并聯(lián)平面電容的計算公式可被用來確定PCB的電容： C(pF)=(A/d)=0.225(r /d)A (11) 上式的最后一部分在以英寸為單位的時候有效。其中， = 0×r，0是空氣的介電常數(shù)，為8.85 pF/m，er是電容板之間介質(zhì)的相對介電常數(shù)。對于FR4材料，er 等于4.5。A是