期中包括實驗工程代碼用到等選擇章-存儲系統(tǒng)

第3章存儲系統(tǒng)3.1存儲器芯片分類3.2存儲器的構(gòu)成3.3Cache3.4虛擬存儲器3.1存儲器芯片分類RAM：隨機訪問存儲器SRAM：靜態(tài)存儲器StaticrandomaccessmemoryDRAM：動態(tài)存儲器DynamicrandomaccessmemoryROM：只讀存儲器ReadonlymemorySRAM存儲器芯片結(jié)構(gòu)SRAM存儲器芯片結(jié)構(gòu)SRAM芯片的引腳信號SRAM芯片的控制信號：ADD地址信號，在芯片手冊中通常表示為A0，A1，A2，…。CS芯片選擇，低電平時表示該芯片被選中。WE寫允許，低電平表示寫操作，高電平表示讀操作。Dout數(shù)據(jù)輸出信號，在芯片手冊中通常表示為D0，D1，D2，…。Din數(shù)據(jù)輸入信號。OE數(shù)據(jù)輸出允許信號。SRAM時序讀周期：地址有效

CS有效

數(shù)據(jù)輸出

CS復(fù)位

地址撤銷寫周期：地址有效

CS有效

數(shù)據(jù)有效

CS復(fù)位（數(shù)據(jù)輸入）

地址撤銷DRAM存儲器芯片結(jié)構(gòu)DRAM存儲器芯片結(jié)構(gòu)DRAM芯片的引腳信號DRAM時序（一）讀周期：行地址有效

行地址選通

列地址有效

列地址選通

數(shù)據(jù)輸出

行選通、列選通及地址撤銷DRAM時序（二）寫周期：行地址有效

行地址選通

列地址、數(shù)據(jù)有效

列地址選通

數(shù)據(jù)輸入

行選通、列選通及地址撤銷DRAM時序（三）刷新周期：RASonly：刷新行地址有效

RAS有效

刷新行地址和RAS撤銷CASbeforRAS：CAS有效

RAS有效

CAS撤銷

RAS撤銷hidden：（在訪存周期中）RAS撤銷

RAS有效DRAM時序（四）刷新周期：RASonly：刷新行地址有效

RAS有效

刷新行地址和RAS撤銷CASbeforRAS：CAS有效

RAS有效

CAS撤銷

RAS撤銷hidden：（在訪存周期中）RAS撤銷

RAS有效DRAM時序（五）刷新周期：RASonly：刷新行地址有效

RAS有效

刷新行地址和RAS撤銷CASbeforRAS：CAS有效

RAS有效

CAS撤銷

RAS撤銷hidden：（在訪存周期中）RAS撤銷

RAS有效RAM芯片技術(shù)FPM

DRAM(FastPageModeDRAM)EDODRAM(ExtendedDataOutputRAM)EDRAM(增強動態(tài)隨機存取存儲器)SDRAM(同步動態(tài)隨機存儲器)RambusDRAMDDR與DDR2ROM存儲器芯片結(jié)構(gòu)ROM存儲器芯片結(jié)構(gòu)熔絲式ROM——

PROM可擦寫ROM——EPROM電可擦寫ROM——EEPROMFlash存儲器1transisterpercellNORtypeWordreadWordprogram（10us）Blockerase（0.5s）NANDtypePageread（10us）Pageprogram（200us）Blockerase（2ms）3.2存儲器的構(gòu)成位擴展位擴展芯片的地址線數(shù)：18存儲器的結(jié)構(gòu)256Kx32容量：1MBCPU的有效地址位數(shù)：20位字節(jié)地址每個芯片的地址范圍相同字?jǐn)U展字?jǐn)U展存儲器芯片引腳數(shù):18存儲器結(jié)構(gòu)：2Mx8CPU有效地址線數(shù)：21每個芯片的地址范圍不同問題字?jǐn)U展中，求每個芯片的地址范圍字?jǐn)U展中，求整個存儲器的地址范圍如果用超出存儲器地址范圍的地址訪存，會出現(xiàn)什么情況？字位擴展例1

某計算機的主存地址空間中，從地址0000H到3FFFH為ROM存儲區(qū)域，從4000H到5FFFH為保留地址區(qū)域，暫時不用，從6000H到FFFFH為RAM地址區(qū)域。RAM的控制信號為CS#和WE#，CPU的地址線為A15~A0，數(shù)據(jù)線為8位的線路D7~D0，控制信號有讀寫控制R/W#和訪存請求MREQ#，要求：

(1)畫出地址譯碼方案。

(2)如果ROM和RAM存儲器芯片都采用8K×1的芯片，試畫出存儲器與CPU的連接圖。

(3)如果ROM存儲器芯片采用8K×8的芯片，RAM存儲器芯片采用4K×8的芯片，試畫出存儲器與CPU的連接圖。

(4)如果ROM存儲器芯片采用16K×8的芯片，RAM存儲器芯片采用8K×8的芯片，試畫出存儲器與CPU的連接圖。(1)畫出地址譯碼方案解：(1)

(2)如果ROM和RAM存儲器芯片都采用8K×1的芯片，試畫出存儲器與CPU的連接圖。解：

(2)8KB的存儲區(qū)域可以用8片存儲器芯片構(gòu)成一組實現(xiàn)。8K×1的存儲器芯片的地址線需要13條，即A12~0。(3)如果ROM存儲器芯片采用8K×8的芯片，RAM存儲器芯片采用4K×8的芯片，試畫出存儲器與CPU的連接圖。

解：（3）(4)如果ROM存儲器芯片采用16K×8的芯片，RAM存儲器芯片采用8K×8的芯片，試畫出存儲器與CPU的連接圖。例2某計算機系統(tǒng)的主存采用32位字節(jié)地址空間和64位數(shù)據(jù)線訪問存儲器，若使用64M位的DRAM芯片組成該機所允許的最大主存空間，并采用內(nèi)存條的形式，問：

(1)若每個內(nèi)存條為64M×32位，共需多少內(nèi)存條？

(2)每個內(nèi)存條內(nèi)共有多少片DRAM芯片？

(3)主存共需多少DRAM芯片？

(4)CPU如何有選擇地訪問各內(nèi)存條？解：(1)主存最大空間為232=4GB，每個內(nèi)存條的容量為64×4B=256MB，主存需要的內(nèi)存條數(shù)量為4GB/256MB=16條。 (2)每個芯片的容量為8MB，內(nèi)存條需要的芯片數(shù)量為256MB/8MB=32片。

(3)

整個主存需要的內(nèi)存芯片數(shù)量是16×32=512片。

(4)由于CPU字長為64位，內(nèi)存條需要進行位擴展，即2個32位的內(nèi)存條構(gòu)成一組64位的存儲單元組，16個內(nèi)存條構(gòu)成8組，為選擇這8組內(nèi)存條，CPU地址中需要用最高3位地址作為產(chǎn)生選擇信號的地址碼。例3假定計算機系統(tǒng)需要512字節(jié)RAM和512字節(jié)ROM容量。使用的RAM芯片是128×8位，ROM芯片為512×8位。RAM芯片有CS*及WE*控制端，ROM芯片有CS*控制端，CPU有地址線A15~A0、數(shù)據(jù)線D7~D0、讀寫控制線RW*等，試確定各存儲器芯片的地址區(qū)間，指出存儲器以及各存儲器芯片需要的地址線數(shù)量，并畫出存儲器與CPU的連接圖。解：各存儲器芯片的地址區(qū)間：存儲器的總?cè)萘繛?KB，需要10條地址線。RAM芯片需要7條信號線(27=128)，ROM芯片需要9條地址線(29=512)。存儲器與CPU的連接圖CPUMREQ#A15~A0R/W#D7~D0128x8WEACSD7~D0128x8WEACSD7~D0128x8WEACSD7~D0128x8WEACSD7~D0512x8ACSD7~D03-8decodeA7A8A9A6~A0A8~A0+全譯碼與部分譯碼全譯碼所有CPU高位地址線均參與對存儲單元的譯碼尋址低位地址線對芯片內(nèi)各存儲單元的譯碼尋址片內(nèi)譯碼高位地址線對存儲芯片的譯碼尋址片選譯碼每個存儲單元的地址都是唯一的不存在地址重復(fù)部分譯碼部分高位地址線參與對存儲單元的譯碼尋址存在地址段內(nèi)容重疊每個單元有多個地址字選擇與字節(jié)選擇字選擇以字為單位訪問存儲器位數(shù)等于存儲器的字長低位地址不需要字節(jié)選擇可以以字節(jié)為單位訪問存儲器低位地址用于選擇字節(jié)字節(jié)選擇的實現(xiàn)A0A12-4譯碼器3.3高速緩沖存儲器-Cache訪存局部性規(guī)律：程序?qū)Υ鎯臻g90%的訪問局限于存儲空間10%的區(qū)域內(nèi)；而另外10%的訪問則分布在存儲空間的其余90%的區(qū)域中。時間局部性：如果一個存儲單元被訪問，則可能這個存儲單元會很快被再次訪問?？臻g局部性：如果一個存儲單元被訪問，則它鄰近的單元可能被很快訪問。形成此規(guī)律的原因包括程序的順序執(zhí)行和程序的循環(huán)等。Cache根據(jù)訪存局部性規(guī)律優(yōu)化設(shè)計存儲系統(tǒng)，就是要求將計算機中頻繁訪問的數(shù)據(jù)存放在速度較高的存儲器中，而將不頻繁訪問的數(shù)據(jù)存放在速度較慢但價格較低的存儲器件中。采用層次化結(jié)構(gòu)Cache的作用是彌補CPU與主存儲器在速度上的差異。Cache是一個高速小容量的臨時存儲器，可以用高速的SRAM芯片實現(xiàn)，或者集成到CPU芯片的內(nèi)部。Cache的基本概念Cache中開始時是沒有數(shù)據(jù)或程序代碼的。當(dāng)CPU訪問存儲器時，從主存中讀取的數(shù)據(jù)或代碼在寫入寄存器的同時還寫入Cache中。此后，如果訪問的數(shù)據(jù)或代碼已經(jīng)存在于Cache中，就可以直接從Cache中訪問到數(shù)據(jù)或代碼，而不必再到主存中區(qū)訪問了。這個情形稱為Cache命中。Cache命中的統(tǒng)計概率稱為Cache的命中率。訪問主存的數(shù)據(jù)或代碼不存在于Cache中的情形稱為不命中或失效，不命中的統(tǒng)計概率稱為失效率。Cache的基本概念為了提高Cache的命中率，在將主存的數(shù)據(jù)或代碼寫入Cache時，一般把該數(shù)據(jù)的前后相鄰的數(shù)據(jù)或代碼也一起寫入Cache。即從主存到Cache的數(shù)據(jù)傳送是以塊為單位進行的，這樣符合訪存的局部性規(guī)律。在Cache命中時所需要的訪問時間稱為命中訪問時間。不命中時因訪問主存而增加的訪問時間稱為Cache的失效訪問時間。命中時，訪問時間=Cache的訪問時間=命中時間。失效時，訪問時間=命中時間+失效訪問時間。無論Cache是否命中，Cache都是必須訪問的。Cache設(shè)計中需考慮的問題地址映象主存中的塊放入Cache中的什么地方？主存地址到Cache地址的映像以塊為單位。替換策略Cache放滿時怎么辦？需要有一個算法將Cache中的某一塊替換出去。更新策略寫Cache時是否寫主存？它決定在寫操作時，何時將數(shù)據(jù)寫入Cache？何時寫入主存？容量Cache的容量比主存低很多，數(shù)據(jù)塊怎么分配？Cache與內(nèi)存的地址映像直接映像一個主存塊只能映像到Cache中的唯一位置的地址映像方式全相聯(lián)映像每個主存塊都可映像到任何Cache塊的地址映像方式。組相聯(lián)映像將存儲空間分成若干組，每個組包含若干個數(shù)據(jù)塊。主存中的一個數(shù)據(jù)塊可以裝入Cache中同一組的任何一個塊框架。即各組之間直接映像，組內(nèi)各塊之間則是全相聯(lián)映像。替換策略及更新策略替換策略隨機法由隨機數(shù)產(chǎn)生電路產(chǎn)生一個隨機替代塊號，不符合訪存局部性規(guī)則。先進先出法（FIFO）不符合訪存局部性規(guī)則。近期最少使用法：較好地利用了訪存局部性原理。近期最久未使用法替換策略及更新策略3.更新策略cache命中時寫直達法寫回法cache失效時按寫分配法不按寫分配法3.4虛擬存儲器采用虛擬存儲器后，實際上計算機在訪問存儲器時都不是直接根據(jù)程序員指定的地址進行的。存儲系統(tǒng)能夠?qū)⒊绦騿T指定的地址轉(zhuǎn)換成可在存儲器中訪問的地址。程序指令生成的地址是虛擬地址（邏輯地址）經(jīng)過轉(zhuǎn)換后的地址是實際地址（物理地址）這種虛擬地址與實際地址的映射關(guān)系可在運行過程中根據(jù)系統(tǒng)的要求動態(tài)改變。虛擬地址不僅能映像到內(nèi)存的存儲空間（物理地址），也能映像到外存（磁盤）的存儲空間。虛擬存儲器的作用分隔地址空間通過將不同用戶的程序的邏輯地址空間轉(zhuǎn)換成不同的物理地址空間，系統(tǒng)可將用戶程序的存儲空間相互隔離，從而保護存儲空間。使得每個用戶進程之間可以實現(xiàn)存儲空間的互相隔離和有限制的共享。解決主存的容量問題要求在不明顯降低平均訪問速度的前提下增加程序的訪存空間。使用磁盤（硬盤）等外存來構(gòu)成運行中所需要的程序和數(shù)據(jù)存儲空間，使得虛擬地址能夠映像到磁盤的存儲空間。在將磁盤的存儲區(qū)域移到內(nèi)存中后，就使得程序能像訪問