《電路與電子技術(shù)》課件第19章

第19章寄存器和計數(shù)器19.1寄存器19.2同步計數(shù)器19.3異步計數(shù)器19.4任意進(jìn)制計數(shù)器的構(gòu)成方法習(xí)題19

寄存器是暫時存放二進(jìn)制數(shù)碼的邏輯部件。它通常由觸發(fā)器和門電路組成，前者用來存放數(shù)碼，后者用來控制數(shù)碼的接收與發(fā)送。一個觸發(fā)器可以存放一位二進(jìn)制代碼，N個觸發(fā)器可以存放N位二進(jìn)制代碼，即寄存器存放代碼的位數(shù)和所用的觸發(fā)器個數(shù)是相同的，用N個觸發(fā)器就可組成N位寄存器。寄存器分為數(shù)碼寄存器和移位寄存器，它們是數(shù)字電路中使用最廣泛的基本邏輯部件，下面分別介紹。19.1寄存器19.1.1數(shù)碼寄存器

數(shù)碼寄存器是用于存放二進(jìn)制代碼的電路。圖19.1所示是利用觸發(fā)器的記憶功能構(gòu)成的寄存器，它是由四個D觸發(fā)器(F0～F3)組成的，有D0～D3四個數(shù)據(jù)輸入端，Q0～Q3四個輸出端。CP為脈沖輸入端，D為各觸發(fā)器的清零端，低電平有效。

圖19.1四位數(shù)碼寄存器寄存器的工作原理如下：

當(dāng)RD＝0時，觸發(fā)器F0～F3同時被置0；寄存器工作時，RD＝1。要存放二進(jìn)制代碼時，將數(shù)據(jù)放到數(shù)據(jù)輸入端D0～D3處，在CP脈沖的作用下，輸入到F0～F3四個D觸發(fā)器中，寄存器的輸出端為Q3Q2Q1Q0＝D3D2D1D0。

在CP＝0，RD＝1時，寄存器中存放的數(shù)據(jù)保持不變，即F0～F3的狀態(tài)保持不變。從圖19.1中不難看出，這種寄存器在接收數(shù)據(jù)時，各位數(shù)據(jù)是同時輸入的，輸出數(shù)據(jù)也是同時進(jìn)行的，故稱為并行輸入輸出數(shù)碼寄存器，其常用型號有74LS175和CC4076。19.1.2移位寄存器

移位寄存器不僅能儲存代碼，而且還具有移位功能。移位功能是指存儲在寄存器里的二進(jìn)制代碼能在時鐘脈沖的作用下依次左移或右移一位。移位存儲器可用來實現(xiàn)數(shù)據(jù)的串—并行轉(zhuǎn)換等。

移位寄存器的輸入、輸出分串行和并行兩種。串行輸入方式是指在CP脈沖的作用下，將數(shù)據(jù)從寄存器的最低位逐位輸入到各寄存器中；并行輸入方式是指在CP脈沖的作用下，各位數(shù)據(jù)同時輸入到各寄存器中。串行輸出方式是指在CP脈沖的作用下，數(shù)據(jù)從寄存器的最高位逐位輸出；并行輸出方式是指在CP脈沖的作用下，寄存器中各觸發(fā)器同時對外輸出數(shù)據(jù)。移位寄存器又分單向移位寄存器和雙向移位寄存器。

1.單向移位寄存器

圖19.2所示是用四個D觸發(fā)器組成的四位右移寄存器，其中F3是最高位數(shù)碼觸發(fā)器，F(xiàn)0是最低位數(shù)碼觸發(fā)器，四個觸發(fā)器共用同一個時鐘脈沖CP信號，因此稱為同步時序電路。F0的D0端采用串行輸入方式，每當(dāng)CP脈沖沿到來時，輸入的數(shù)碼就被移入到F0觸發(fā)器，而每個觸發(fā)器的狀態(tài)在CP脈沖的作用下，也同時移入下一位觸發(fā)器，最高位觸發(fā)器的狀態(tài)從串行輸出端移出寄存器。如果將一組四位數(shù)碼逐位移到寄存器中，經(jīng)過四個CP脈沖后，將在F3F2F1F0四個輸出端(Q3Q2Q1Q0)并行輸出四位數(shù)碼，即將串行數(shù)據(jù)輸入轉(zhuǎn)換成并行數(shù)據(jù)輸出。

圖19.2四位右移寄存器

【例19.1】有一組串行數(shù)據(jù)1011，依次送入四位右移寄存器，試畫出四位右移寄存器的電路、狀態(tài)表和工作波形圖。

解根據(jù)題意畫出如圖19.3所示的電路圖和波形圖，狀態(tài)表如表19.1所示(輸入數(shù)據(jù)為1011)。

同理，用D觸發(fā)器也可以組成左移寄存器，這里不再敘述。

圖19.3例19.1圖(a)四位右移寄存器電路圖；(b)波形圖

表19.1四位右移寄存器狀態(tài)表

2.雙向移位寄存器

由單向移位寄存器的工作原理可知，雙向移位寄存器是在單向移位寄存器的基礎(chǔ)上增加左移或右移功能來實現(xiàn)的，另外加上一些控制電路和控制信號即可構(gòu)成雙向移位寄存器。圖19.4所示為集成四位雙向移位寄存器74LS194的引腳圖，其功能表如表19.2所示。

圖19.4四位雙向移位寄存器74LS194引腳圖

表19.2四位雙向移位寄存器74LS194功能表

數(shù)字電路中使用最多的時序電路就是計數(shù)器。計數(shù)器不僅能用于時鐘脈沖的計數(shù)，還可以用于分頻、定時、產(chǎn)生節(jié)拍脈沖和脈沖序列等。

計數(shù)器的種類繁多。若按計數(shù)器中的觸發(fā)器是否同時翻轉(zhuǎn)分類，可分為同步式和異步式。同步式是指將計數(shù)脈沖同時加到所有觸發(fā)器時，觸發(fā)器的翻轉(zhuǎn)是同時發(fā)生的。異步式是指觸發(fā)器的翻轉(zhuǎn)是有先后順序的，不是同時發(fā)生的。19.2同步計數(shù)器

如果按計數(shù)過程中計數(shù)器中數(shù)據(jù)的增減分類，又可把計數(shù)器分為加法計數(shù)器、減法計數(shù)器和可逆計數(shù)器。加法計數(shù)器是隨著計數(shù)脈沖的不斷輸入而遞增計數(shù)的，減法計數(shù)器是遞減計數(shù)的，而可增可減的計數(shù)器稱為可逆計數(shù)器。

按計數(shù)器中數(shù)字的編碼方式分類，可分成二進(jìn)制計數(shù)器、二—十進(jìn)制計數(shù)器和循環(huán)計數(shù)器等。19.2.1同步二進(jìn)制計數(shù)器

1.同步二進(jìn)制加法計數(shù)器

根據(jù)二進(jìn)制加法運算的規(guī)則，在一個多位二進(jìn)制數(shù)的末位加1時，若其中的第i位以下的各位皆為1，則第i位應(yīng)改變狀態(tài)(由0變1或由1變0)；而最低位在每次加1時其狀態(tài)都要改變。利用這一特點，可使用JK觸發(fā)器組成一個四位同步二進(jìn)制加法計數(shù)器，如圖19.5所示。

從圖上可知，各觸發(fā)器受同一CP脈沖控制，其觸發(fā)器的翻轉(zhuǎn)與CP脈沖的下降沿同步。

圖19.5四位同步二進(jìn)制加法計數(shù)器邏輯圖對圖19.5的時序電路分析如下。

輸出方程：

C＝Q3Q2Q1Q0

驅(qū)動方程：

J0＝K0＝1

J1＝K1＝Q0n

J2＝K2＝Q1nQ0n

J3＝K3＝Q2nQ1nQ0n

將驅(qū)動方程代入觸發(fā)器的特性方程，得到

根據(jù)狀態(tài)方程可作出電路的狀態(tài)轉(zhuǎn)換表，如表19.3所示。

表19.3四位同步二進(jìn)制加法計數(shù)器狀態(tài)轉(zhuǎn)換表

根據(jù)狀態(tài)轉(zhuǎn)換表，可畫出狀態(tài)轉(zhuǎn)換圖和各觸發(fā)器輸出端的波形圖，如圖19.6和圖19.7所示。

圖19.6四位同步二進(jìn)制加法計數(shù)器狀態(tài)轉(zhuǎn)換圖

圖19.7四位同步二進(jìn)制加法計數(shù)器波形圖

2.同步二進(jìn)制減法計數(shù)器

根據(jù)二進(jìn)制減法計數(shù)器的運算規(guī)則可知，從多位二進(jìn)制數(shù)減1時，要求每輸入一個計數(shù)脈沖，最低位觸發(fā)器要翻轉(zhuǎn)一次，而其它觸發(fā)器只能在其低位觸發(fā)器均為0時，在計數(shù)脈沖CP的作用下才翻轉(zhuǎn)。用JK觸發(fā)器構(gòu)成的四位同步二進(jìn)制減法計數(shù)器邏輯圖如圖19.8所示。

圖19.8四位同步二進(jìn)制減法計數(shù)器邏輯圖根據(jù)圖19.8所示的邏輯電路可寫出驅(qū)動方程：

輸出方程：

將驅(qū)動方程代入JK觸發(fā)器的特性方程式中，得到電路的狀態(tài)方程：

根據(jù)狀態(tài)方程，可作出狀態(tài)轉(zhuǎn)換表如表19.4所示，其中C為進(jìn)位。

根據(jù)狀態(tài)轉(zhuǎn)換表，可畫出狀態(tài)轉(zhuǎn)換圖(見圖19.9)和各觸發(fā)器輸出端的波形圖(見圖19.10)。

表19.4四位同步二進(jìn)制減法計數(shù)器狀態(tài)轉(zhuǎn)換表

圖19.9四位同步二進(jìn)制減法計數(shù)器狀態(tài)轉(zhuǎn)換圖

圖19.10四位同步二進(jìn)制減法計數(shù)器各觸發(fā)器輸出端的波形19.2.2同步十進(jìn)制計數(shù)器

一般把二—十進(jìn)制編碼的計數(shù)器稱為十進(jìn)制計數(shù)器，它用四位二進(jìn)制代碼表示一位十進(jìn)制數(shù)。十進(jìn)制計數(shù)器是在四位同步二進(jìn)制計數(shù)器的基礎(chǔ)上改進(jìn)而成的：四位二進(jìn)制計數(shù)器的狀態(tài)從0000狀態(tài)開始到1001狀態(tài)，第10個計數(shù)脈沖到來時，電路的狀態(tài)從1001返回到0000狀態(tài)，其余6個狀態(tài)(1010，1011，1100，1101，1110，1111)被跳過，同時計數(shù)器輸出一個進(jìn)位信號(C＝1)。

圖19.11同步十進(jìn)制加法計數(shù)器邏輯圖

1.同步十進(jìn)制加法計數(shù)器

圖19.11所示為由四個JK觸發(fā)器和門電路構(gòu)成的同步十進(jìn)制加法計數(shù)器。

根據(jù)圖19.11所示的邏輯關(guān)系，寫出電路的驅(qū)動方程：

輸出方程：

將上面的式子代入JK觸發(fā)器的特性方程可得到：

由上面的的狀態(tài)轉(zhuǎn)換方程可列出狀態(tài)轉(zhuǎn)換表見表19.5。

狀態(tài)轉(zhuǎn)換圖如圖19.12所示。

根據(jù)圖19.12可畫出各觸發(fā)器輸出端的波形圖，如圖19.13所示。

表19.5同步十進(jìn)制加法計數(shù)器狀態(tài)轉(zhuǎn)換表

2.同步十進(jìn)制減法計數(shù)器

圖19.14所示是同步十進(jìn)制減法計數(shù)器的邏輯圖，它基本上是從同步二進(jìn)制減法計數(shù)器電路演變過來的，其工作原理請讀者自行分析。圖19.12同步十進(jìn)制加法計數(shù)器狀態(tài)轉(zhuǎn)換圖圖19.13同步十進(jìn)制加法計數(shù)器各觸發(fā)器輸出端波形圖

圖19.14同步十進(jìn)制減法計數(shù)器邏輯圖

異步計數(shù)器是各觸發(fā)器的翻轉(zhuǎn)有先后順序的計數(shù)器。由于各觸發(fā)器不存在統(tǒng)一的時鐘信號，有些觸發(fā)器有時鐘信號，有些觸發(fā)器的時鐘輸入是其它觸發(fā)器的輸出，因此，異步二進(jìn)制計數(shù)器的時鐘脈沖輸入只能作用在最低位觸發(fā)器，其它各位觸發(fā)器相互串聯(lián)，由低位到高位逐位翻轉(zhuǎn)。19.3異步計數(shù)器19.3.1異步二進(jìn)制計數(shù)器

1.異步二進(jìn)制加法計數(shù)器

圖19.15所示是由JK觸發(fā)器組成的四位異步二進(jìn)制加法計數(shù)器的邏輯圖。

圖19.15四位異步二進(jìn)制加法計數(shù)器邏輯圖根據(jù)圖19.15所示的邏輯圖，可分別寫出時鐘方程、驅(qū)動方程和狀態(tài)方程。

時鐘方程：

CP0＝CP，CP1＝Q0n，CP2＝Q1n，CP3＝Q2n

驅(qū)動方程：

J0＝K0＝1，J1＝K1＝1，J2＝K2＝1，J3＝K3＝1

狀態(tài)方程：

狀態(tài)轉(zhuǎn)換圖如圖19.16所示。

由狀態(tài)轉(zhuǎn)換圖可畫出各觸發(fā)器輸出端的狀態(tài)轉(zhuǎn)換波形圖，如圖19.17所示。

圖19.16四位異步二進(jìn)制加法計數(shù)器狀態(tài)轉(zhuǎn)換圖

圖19.17四位異步二進(jìn)制加法計數(shù)器狀態(tài)轉(zhuǎn)換波形圖

2.異步二進(jìn)制減法計數(shù)器

圖19.18所示為由JK觸發(fā)器組成的四位異步二進(jìn)制減法計數(shù)器的邏輯圖。

根據(jù)圖19.18所示的邏輯圖，可分別寫出時鐘方程、驅(qū)動方程和狀態(tài)方程。

圖19.18四位異步二進(jìn)制減法計數(shù)器邏輯圖

時鐘方程：

驅(qū)動方程：

J0＝K0＝1，J1＝K1＝1，J2＝K2＝1，J3＝K3＝1

狀態(tài)方程：

狀態(tài)轉(zhuǎn)換如圖19.19所示。

由狀態(tài)轉(zhuǎn)換圖可畫出各觸發(fā)器的輸入端和輸出端波形圖，如圖19.20所示。

圖19.19四位異步二進(jìn)制減法計數(shù)器狀態(tài)轉(zhuǎn)換圖

圖19.20四位異步二進(jìn)制減法計數(shù)器輸入輸出波形圖19.3.2異步十進(jìn)制加法計數(shù)器

圖19.21所示是一個異步十進(jìn)制加法計數(shù)器的邏輯電路，它由4個JK觸發(fā)器組成，將四位異步十進(jìn)制加法計數(shù)器修改后，能保存0000～1001共10個狀態(tài)，而跳過1010～1111共6個狀態(tài)，從而實現(xiàn)十進(jìn)制計數(shù)。

圖19.21異步十進(jìn)制加法計數(shù)器邏輯電路由圖19.21所示的邏輯圖，可分別寫出時鐘方程、驅(qū)動方程和輸出方程。

時鐘方程：

CP0＝CP，CP1＝Q0n，CP2＝Q1n，CP3＝Q0n＝CP1

驅(qū)動方程：

J0＝K0＝1

J2＝K2＝1

J3＝Q2nQ1n，K3＝1

輸出方程：

C＝Q3nQ0n

狀態(tài)方程：

狀態(tài)轉(zhuǎn)換圖如圖19.22所示。

由圖19.22可畫出各觸發(fā)器輸入端和輸出端波形圖，如圖19.23所示。

圖19.22異步十進(jìn)制加法計數(shù)器狀態(tài)轉(zhuǎn)換圖

圖19.23異步十進(jìn)制加法計數(shù)器各觸發(fā)器輸入輸出波形圖

19.4.1中規(guī)模集成電路計數(shù)器

前面介紹了用觸發(fā)器組成各種計數(shù)器的一些方法，隨著集成電路制造技術(shù)的發(fā)展，各種功能的中規(guī)模集成電路計數(shù)器已經(jīng)大量生產(chǎn)和使用，因此有必要了解它們的功能和使用方法。下面介紹一些常用的中規(guī)模集成電路計數(shù)器。19.4任意進(jìn)制計數(shù)器的構(gòu)成方法

1.四位同步二進(jìn)制加法計數(shù)器

圖19.24所示為集成四位同步二進(jìn)制加法計數(shù)器74LS161的芯片引腳圖。它具有二進(jìn)制加法器功能，還具有異步置0端(D)、預(yù)置數(shù)控制端(LD)和保持功能。圖中的D0、D1、D2和D3為并行數(shù)據(jù)輸入端，Q3、Q2、Q1和Q0為輸出端，CO為進(jìn)位輸出端，CTP和CTT為計數(shù)控制端。

圖19.24

74LS161芯片引腳圖各端子的功能如下：

RD為異步置0端，當(dāng)RD＝0時，無論有無脈沖CP和其他信號，計數(shù)器輸出端為0，即Q3Q2Q1Q0＝0000。

LD為同步并行預(yù)置數(shù)控制端，當(dāng)LD＝0，RD＝1時，在輸入時鐘脈沖CP的作用下，并行數(shù)據(jù)輸入到計數(shù)器中，Q3Q2Q1Q0＝D0D1D2D3。當(dāng)LD＝1，RD＝1，CTP＝CTT＝1時，在時鐘脈沖的作用下計數(shù)器進(jìn)行二進(jìn)制加法計數(shù)。

CTP和CTT為計數(shù)控制端，當(dāng)CTP＝0，CTT＝×?xí)r，計數(shù)器處于保持狀態(tài)；當(dāng)CTP＝×，CTT＝0時，計數(shù)器處于保持狀態(tài)，同時使進(jìn)位輸出CO＝0。

74LS161的功能如表19.6所示(“↑”表示上升沿)。

表19.6

74LS161功能表

2.同步二進(jìn)制可逆計數(shù)器

圖19.25所示為四位同步二進(jìn)制可逆計數(shù)器74LS191的芯片引腳圖，其邏輯功能表如表19.7所示(“↑”表示上升沿)。

功能表說明如下：

M為加、減計數(shù)控制端，M＝0為加法計數(shù)，M＝1為減法計數(shù)；

S為工作控制端，S＝0時，74LS191可以工作，反之不能；

LD為預(yù)置數(shù)據(jù)控制端，當(dāng)LD＝0時，將輸入數(shù)據(jù)由D0～D3端并行輸入到計數(shù)器，使輸出端Q3Q2Q1Q0＝D0D1D2D3。

圖19.25

74LS191芯片引腳圖

表19.7

74LS191邏輯功能表

3.同步十進(jìn)制計數(shù)器

1)同步十進(jìn)制加法計數(shù)器

圖19.26所示為集成十進(jìn)制同步加法計數(shù)器74LS160的芯片引腳圖，其邏輯功能表如表19.8所示(“↑”表示上升沿)。

圖19.26

74LS160芯片引腳圖

表19.8

74LS160邏輯功能表

功能表說明如下：

RD為異步置0端，當(dāng)RD＝0時，無論有無時鐘脈沖和其他輸入信號，計數(shù)器的輸出都為0，即Q3Q2Q1Q0＝0000。

LD為同步并行預(yù)置數(shù)據(jù)端，當(dāng)LD＝0，且RD＝1時，在輸入時鐘信號CP的上升沿作用下，數(shù)據(jù)D0～D3并行輸入到計數(shù)器的輸出端，即Q3Q2Q1Q0＝D0D1D2D3。當(dāng)LD＝RD＝CTP＝CTT＝1時，在CP脈沖的作用下，計數(shù)器按十進(jìn)制開始計數(shù)工作。當(dāng)LD＝D＝1，CTP＝0，CTT＝1時，計數(shù)器處于保持狀態(tài)。

2)同步十進(jìn)制可逆計數(shù)器

圖19.27所示為集成十進(jìn)制同步可逆計數(shù)器74LS190的芯片引腳圖，其邏輯功能表如表19.9所示(“↑”為上升沿)。

圖19.27中的LD為預(yù)置數(shù)控制端，它不占用時鐘脈沖CP；CT為74LS190的計數(shù)控制端；D0～D3為并行數(shù)據(jù)輸入端；Q0～Q3為輸出端；M為選擇計數(shù)器計數(shù)方式控制端；CO/BO為進(jìn)位輸出/借位輸出端。

圖19.27

74LS190芯片引腳圖

表19.9

74LS190邏輯功能表

4.異步計數(shù)器

圖19.28(a)所示為集成異步二—五—十進(jìn)制計數(shù)器74LS290的芯片引腳圖。它實際上是一個一位二進(jìn)制數(shù)器和一個五進(jìn)制計數(shù)器兩部分的組合，圖19.28(b)所示為74LS290的電路結(jié)構(gòu)圖。

圖中的R0A和R0B為置0輸入端，S9A、S9B為置9輸入端。表19.10為74LS290的邏輯功能表。

圖19.28集成異步二—五—十進(jìn)制計數(shù)器74LS290(a)芯片引腳圖；(b)電路結(jié)構(gòu)圖表19.10

74LS290的邏輯功能表

由功能表可知74LS290邏輯功能如下：

異步置0功能：當(dāng)R0＝R0A·R0B＝1，S9＝S9A·S9B＝0時，計數(shù)器置0與時鐘脈沖CP無關(guān)，因此稱為異步置0。

異步置9功能：當(dāng)R0＝R0A·R0B＝0，S9＝S9A·S9B＝1時，計數(shù)器置9與時鐘脈沖CP無關(guān)，因此稱為異步置9。

計數(shù)功能：當(dāng)R0A·R0B＝0，S9A·S9B＝0時，計數(shù)器處于計數(shù)工作狀態(tài)。一般分為四種情況討論：

(1)計數(shù)脈沖由CP0端輸入，從Q0輸出時，構(gòu)成一位二進(jìn)制計數(shù)器。

(2)計數(shù)脈沖由CP1端輸入，輸出為Q3Q2Q1時，構(gòu)成異步五進(jìn)制計數(shù)器。

(3)若將Q0與CP1相連，計數(shù)脈沖由CP0端輸入，輸出為Q3Q2Q1Q0時，構(gòu)成十進(jìn)制異步計數(shù)器。

(4)若將Q3與CP0相連，計數(shù)脈沖由CP1端輸入，從高位到低位輸出為Q3Q2Q1Q0時，構(gòu)成5421BCD碼的異步十進(jìn)制加法計數(shù)器。19.4.2構(gòu)成任意進(jìn)制計數(shù)器的方法

1.用復(fù)位法構(gòu)成任意進(jìn)制計數(shù)器

復(fù)位法，又稱為異步置0法，其工作原理如下：如果計數(shù)器從S0開始計數(shù)，在輸入了M個脈沖后，電路進(jìn)入SM狀態(tài)。如果將SM狀態(tài)譯碼，產(chǎn)生一個異步置0信號加到計數(shù)的異步置0端，則電路一旦進(jìn)入SM狀態(tài)后立即復(fù)位，回到S0狀態(tài)。由于跳過了N～M的狀態(tài)，故可得到M進(jìn)制計數(shù)器。圖19.29所示是復(fù)位法產(chǎn)生M進(jìn)制計數(shù)器的原理示意圖，圖中虛線箭頭表示SM只在一個短暫的時間里出現(xiàn)。

圖19.29復(fù)位法產(chǎn)生M進(jìn)制計數(shù)器原理示意圖

圖19.30例19.2電路圖

【例19.2】試用74LS161構(gòu)成十二進(jìn)制計數(shù)器。

解采用復(fù)位法實現(xiàn)的電路連線如圖19.30所示。

【例19.3】試用74LS160構(gòu)成七進(jìn)制計數(shù)器。

解采用復(fù)位法實現(xiàn)的電路連線如圖19.31所示。

圖19.31例19.3電路圖

2.用置位法構(gòu)成任意進(jìn)制計數(shù)器

如果已有N進(jìn)制計數(shù)器，