《電工電子學(xué)》課件第14章

第14章組合邏輯電路

14.1組合邏輯電路的分析

14.2組合邏輯電路的設(shè)計(jì)

14.3加法器

14.4編碼器

14.5譯碼器

14.6數(shù)據(jù)選擇器

14.7數(shù)據(jù)分配器

14.1組合邏輯電路的分析

所謂組合邏輯電路的分析，就是在給定邏輯電路的條件下，找出它的輸出和輸入之間的邏輯關(guān)系，并指出電路的邏輯功能。組合邏輯電路分析的任務(wù)和步驟是：

(1)根據(jù)指定的邏輯電路圖寫(xiě)出輸出函數(shù)的表達(dá)式。

(2)根據(jù)邏輯表達(dá)式列邏輯狀態(tài)表(真值表)。

(3)分析邏輯狀態(tài)表并說(shuō)明邏輯電路的功能以及改進(jìn)的方案。

【例14-1】分析圖14-1(a)所示的邏輯電路。圖14-1例14-1圖

解第一步：根據(jù)圖示電路寫(xiě)出輸出函數(shù)的表達(dá)式。如果門(mén)電路的級(jí)數(shù)很多，可以一級(jí)一級(jí)地寫(xiě)，對(duì)每一級(jí)的輸出規(guī)定一個(gè)中間變量，如圖14-1(a)中的Y1、Y2、Y3和W，最后再把中間變量用輸入變量替換掉。第二步：列邏輯狀態(tài)表如表14-1所示。第三步：說(shuō)明邏輯功能及改進(jìn)意見(jiàn)。

從邏輯狀態(tài)表中可以看出這是一個(gè)“三輸入不一致”電路，當(dāng)三個(gè)輸入變量相同時(shí)，輸出為0；三個(gè)輸入變量不同時(shí)，輸出為1。改進(jìn)的方案如圖14-1(b)所示，改進(jìn)后所用的門(mén)電路較少。

【例14-2】已知在圖14-2所示的電路中，AB端加入波形不同的脈沖電路，分析該電路的功能。

解由圖14-2可見(jiàn)，當(dāng)M=0時(shí)，與非門(mén)1的輸出恒為1，與A端的輸入信號(hào)無(wú)關(guān)；同時(shí)，與非門(mén)2輸出為1，因此與非門(mén)3的輸出僅由B端的輸入決定；又因?yàn)榕c非門(mén)1輸出為1，與非門(mén)4的輸出由與非門(mén)3決定，習(xí)慣上稱門(mén)3此時(shí)被打開(kāi)，所以輸出F=B。

同理可得，當(dāng)M=1時(shí)，輸出F=A。

可見(jiàn)，雖然有兩個(gè)信號(hào)同時(shí)加在電路的輸入端，但可通過(guò)控制M電平的高低來(lái)選擇F輸出信號(hào)A還是信號(hào)B，這種電路稱為選通電路。圖14-2例14-2圖

14.2組合邏輯電路的設(shè)計(jì)

組合邏輯電路的設(shè)計(jì)是分析的逆過(guò)程，它是根據(jù)給定的邏輯功能要求，設(shè)計(jì)出實(shí)現(xiàn)這些功能的最佳電路。組合邏輯電路設(shè)計(jì)的任務(wù)和步驟是：

(1)根據(jù)題目對(duì)邏輯功能的要求定義輸入和輸出變量、列邏輯狀態(tài)表，并由邏輯狀態(tài)表寫(xiě)出邏輯函數(shù)的標(biāo)準(zhǔn)與或式。

(2)根據(jù)題目指定使用的器件類(lèi)型進(jìn)行化簡(jiǎn)，若未指定器件類(lèi)型，則器件類(lèi)型可以任選。

(3)畫(huà)出邏輯電路圖。

【例14-3】設(shè)計(jì)一個(gè)邏輯電路供三人(A，B，C)表決使用。每人有一電鍵，如果他贊成，就按電鍵，表示１；

如果不贊成，則不按電鍵，表示0，表決結(jié)果用指示燈來(lái)表示。如果多數(shù)贊成，則指示燈亮，Y=1；反之則不亮，Y=0。

解

(1)由題意列出邏輯狀態(tài)表。共有八種組合，其中Y=1的取值情況只有四種組合。邏輯狀態(tài)表如表14-2所示。

(2)由邏輯狀態(tài)表寫(xiě)出邏輯式:

(3)應(yīng)用邏輯代數(shù)運(yùn)算法則對(duì)上式進(jìn)行變換和化簡(jiǎn)：

(4)由邏輯式畫(huà)出邏輯圖。由化簡(jiǎn)后的邏輯式畫(huà)出邏輯圖，如圖14-3所示。圖14-3例14-3圖

【例14-4】設(shè)計(jì)一個(gè)8421碼乘以5的組合邏輯電路，使其電路的輸入和輸出都是8421碼，并證明該邏輯電路

不需要任何門(mén)電路。

解第一步：列邏輯狀態(tài)表。輸入變量是一位

8421碼，用X3X2X1X0表示；輸出是二位8421碼，用

X7X6X5X4X3X2X1X0表示，其表示過(guò)程如表14-3所示。第二步：寫(xiě)出輸出函數(shù)的表達(dá)式，通過(guò)觀察邏輯狀態(tài)表就可以得到。

Y7=Y3=Y1=0，Y5=X2，

Y2=Y0=X0，Y6=X3，Y4=X1

第三步：畫(huà)邏輯圖。輸出表達(dá)式說(shuō)明實(shí)現(xiàn)該功能不需要任何門(mén)電路，只用連線將輸入變量0連接到輸出變量上，如圖14-4所示。圖14-4輸入與輸出的連線

14.3加法器

14.3.1半加器

所謂“半加”，就是只求本位的和，暫不管低位送來(lái)的進(jìn)位數(shù)。

設(shè)兩個(gè)一位二進(jìn)制數(shù)A、B

相加，S

表示A和B兩個(gè)數(shù)半加和，C

為進(jìn)位。根據(jù)二進(jìn)制數(shù)加法運(yùn)算法則，可以列出半加器的邏輯狀態(tài)表，如表14-4所示。由邏輯狀態(tài)表寫(xiě)出邏輯

表達(dá)式：

根據(jù)上述分析，半加器可用一個(gè)異或門(mén)和一個(gè)與門(mén)實(shí)現(xiàn)。半加器的邏輯電路如圖14-5(a)所示，其邏輯符號(hào)如圖

14-5(b)所示。圖14-5半加器的邏輯電路和邏輯圖14.3.2全加器

在進(jìn)行多位二進(jìn)制數(shù)相加時(shí)，不僅要考慮某一位被加數(shù)與加數(shù)相加，還要考慮來(lái)自低位的進(jìn)位。一位二進(jìn)制數(shù)全加器是一個(gè)具有三個(gè)輸入端和兩個(gè)輸出端的，能對(duì)被加數(shù)、加數(shù)以及來(lái)自低位的進(jìn)位相加得到“全加和”和“全加進(jìn)位”的組合電路。一位二進(jìn)制數(shù)全加器的邏輯狀態(tài)表如表14-5所示，邏輯圖及邏輯符號(hào)如圖14-6(a)、(b)所示。圖14-6全加器的邏輯圖和邏輯符號(hào)其中Ai、Bi、Ci-1分別代表輸入的被加數(shù)、加數(shù)以及來(lái)自低位的進(jìn)位，Si是本位和，Ci是向高位的進(jìn)位。根據(jù)邏輯狀態(tài)表寫(xiě)出輸出函數(shù)的表達(dá)式如下：

14.4編碼器

用數(shù)字或某種文字和符號(hào)來(lái)表示某一對(duì)象或信號(hào)的過(guò)程，稱為編碼。十進(jìn)制編碼和文字符號(hào)的編碼雖然在日常生活中用得很多，但在數(shù)字電路中卻難于實(shí)現(xiàn)。在數(shù)字電路中，一般用的是二進(jìn)制編碼。14.4.1二進(jìn)制編碼器

二進(jìn)制編碼器是將某種信號(hào)編成二進(jìn)制代碼的電路。例如，要把Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7八個(gè)輸入信號(hào)編成對(duì)應(yīng)的二進(jìn)制代碼輸出，其編碼過(guò)程如下：

(1)確定二進(jìn)制代碼的位數(shù)。因?yàn)檩斎胗邪藗€(gè)信號(hào)，要求有八種狀態(tài)，所以輸出的是3位(2n=8，n=3)二進(jìn)制代碼。

(2)列編碼表(真值表)。編碼表是由待編碼的八個(gè)信號(hào)和對(duì)應(yīng)的二進(jìn)制代碼列成的表格，這種對(duì)應(yīng)關(guān)系是人為的。用3位二進(jìn)制代碼表示八個(gè)信號(hào)的方案很多，表14-6所列為其中的一種。每種方案都應(yīng)有一定的規(guī)律性，以便于記憶。這里是按二進(jìn)制的計(jì)數(shù)方式排列的。

(3)由編碼表寫(xiě)出各個(gè)輸出量的邏輯表達(dá)式。

當(dāng)然邏輯式也可以用與非式來(lái)實(shí)現(xiàn)。

(4)由邏輯表達(dá)式畫(huà)出邏輯電路圖。依據(jù)上面的表達(dá)式，用或門(mén)可以實(shí)現(xiàn)此編碼功能。其邏輯電路如圖14-7

所示。圖14-7邏輯電路圖14.4.2

8421BCD碼編碼器

8421BCD碼編碼器是最常見(jiàn)的一種二-十進(jìn)制編碼器。因?yàn)槭M(jìn)制是人們最熟悉的一種編碼方式，二-十進(jìn)制編碼

是指將十進(jìn)制數(shù)碼轉(zhuǎn)換成二進(jìn)制代碼的電路。二-十進(jìn)制

編碼器又有許多編碼方法，這里介紹最常用的一種二-十進(jìn)制編碼器。

(1)確定二進(jìn)制代碼的位數(shù)。因?yàn)檩斎胗?0個(gè)信號(hào)，

要求有10種狀態(tài)，所以輸出的是四位(2n>10，n=4)二進(jìn)制

代碼。

(2)8421BCD碼邏輯狀態(tài)表，如表14-7所示。

(3)由編碼表寫(xiě)出各個(gè)輸出量的邏輯表達(dá)式。

(4)畫(huà)出邏輯電路圖。編碼器廣泛應(yīng)用于鍵盤(pán)電路，按上述邏輯將十進(jìn)制數(shù)編成四位邏輯電路的原理圖如圖14-8所

示。當(dāng)按下某個(gè)按鈕后(如按下數(shù)碼5)，電路四個(gè)輸出電平DCBA為0101，即產(chǎn)生與按鈕號(hào)對(duì)應(yīng)的8421碼。圖14-8邏輯電路原理圖14.4.3集成TTL編碼器

國(guó)產(chǎn)的TTL編碼器都采用8421碼，并按優(yōu)先排隊(duì)方式工作，即如果同時(shí)輸入兩個(gè)數(shù)碼，輸出代碼與數(shù)碼大的那個(gè)對(duì)應(yīng)。

74LS147是8421BCD碼優(yōu)先編碼器，其邏輯狀態(tài)表如表14-8所示，邏輯符號(hào)如圖14-9所示。表中的輸入和輸出信號(hào)均以反碼表示，低電平有效(邏輯符號(hào)上的小圓圈代表該信號(hào)是低電平有效)。當(dāng)有效時(shí)，優(yōu)先權(quán)比它低的

…都無(wú)效。74LS147只對(duì)輸入的九條數(shù)據(jù)線編碼到8421BCD碼的四條線輸出，當(dāng)所有九條數(shù)據(jù)線均為高電平時(shí)，編碼表示十進(jìn)制0，不需要單獨(dú)設(shè)置輸入條件。圖14-9

74LS147的邏輯圖

14.5譯碼器

14.5.1

2-4線譯碼器

譯碼是編碼的逆過(guò)程，即按原來(lái)編碼的含義“翻譯”過(guò)來(lái)。變量譯碼器的定義有n個(gè)輸入端和2n個(gè)輸出端，每個(gè)輸出是輸入的一個(gè)最小項(xiàng)。根據(jù)需要，設(shè)計(jì)成在2n個(gè)輸出中只有一個(gè)有效是高電平，其余無(wú)效都是低電平；或者在2n個(gè)輸出中只有一個(gè)有效是低電平，其余無(wú)效都是高電平。無(wú)論輸出是高電平有效還是低電平有效，只要保證了輸出的唯一性，就是變量譯碼器，也稱之為多譯一的線譯碼器或最小項(xiàng)發(fā)生器。

2-4譯碼器的使能端E決定譯碼器是否投入工作。當(dāng)E=0時(shí)，所有輸出都為0；當(dāng)E=1時(shí)，四個(gè)輸出中僅有一個(gè)為高電平，每一個(gè)輸出是輸入的最小項(xiàng)。即圖14-10

2—4線譯碼器的邏輯圖和電路符號(hào)將2—4線譯碼器擴(kuò)展為3—8線譯碼器需要兩個(gè)2—4線譯碼器，連線如圖14-11所示。從邏輯狀態(tài)表14-10中可以看出，當(dāng)a=0時(shí)，Y0~Y3有輸出，左邊的譯碼器工作，故E1=a；當(dāng)a=1時(shí)，Y4~Y7有輸出，右邊的譯碼器工作，故E2=a。在a=0和a=1時(shí)，b、c都有四種組合方式，故b、c應(yīng)接在兩個(gè)2—4線譯碼器的輸入端A和B上。圖14-11擴(kuò)展為3-8線譯碼器的邏輯圖

74LS138是最為常用的3-8線譯碼器，圖14-12為3—8線譯碼器的邏輯符號(hào)，功能表如表14-11所示。圖中，A2、A1、A0為地址輸入端，A2為高位。Y0~Y7為狀態(tài)信號(hào)輸出端，低電平有效，E1和E2A、E2B為使能端。由功能表可看出，只有當(dāng)E1為高電平，E2A、E2B都為低電平時(shí)，該譯碼器才有有效狀態(tài)信號(hào)輸出；若有一個(gè)條件不滿足，則譯碼器不工作，輸出全為高電平。圖14-12

3-8線譯碼器邏輯符號(hào)如果用Yi表示i端的輸出，則輸出函數(shù)為

可見(jiàn)，當(dāng)使能端有效(E=1)時(shí)，每個(gè)輸出函數(shù)也正好等于輸入變量最小項(xiàng)的非。

二進(jìn)制譯碼器的應(yīng)用很廣泛，典型的應(yīng)用有三種：

①實(shí)現(xiàn)存儲(chǔ)系統(tǒng)的地址譯碼；

②實(shí)現(xiàn)邏輯函數(shù)；

③帶使能端的譯碼器可用做數(shù)據(jù)分配器或脈沖分配器。

【例14-5】用74LS138和門(mén)電路實(shí)現(xiàn)一位全加器。

解根據(jù)14.3.2節(jié)討論過(guò)的結(jié)果，被加數(shù)、加數(shù)以及來(lái)自低位的進(jìn)位分別用Ai、Bi、Ci－1表示；本位和Si及進(jìn)位Ci的

函數(shù)最小項(xiàng)之和表達(dá)式為下式，邏輯圖如圖14-13所示。圖14-13例14-5圖14.5.2七段字形顯示譯碼器

七段數(shù)碼管是可以顯示十六進(jìn)制數(shù)字0~9和A~F或其他符號(hào)的簡(jiǎn)單顯示器，其正視圖、七段字形顯示譯碼器邏輯圖如圖14-14所示。如果需要顯示小數(shù)點(diǎn)dp，應(yīng)選擇帶小數(shù)

點(diǎn)的七段數(shù)碼管。數(shù)碼管是由發(fā)光二極管并聯(lián)組成的，有共陰極連接和共陽(yáng)極連接兩種，只有在二極管正偏導(dǎo)通時(shí)才發(fā)光。七段字形顯示譯碼器又稱為4-7線譯碼器，它將輸入的

四位二進(jìn)制數(shù)譯成十六進(jìn)制數(shù)的七位字形碼輸出，以便驅(qū)動(dòng)數(shù)碼管。設(shè)數(shù)碼管是共陰極連接，顯示譯碼器的邏輯狀態(tài)表如表14-12所示。圖14-14七段字形顯示譯碼器

MSIBCD七段譯碼器就是根據(jù)上述原理組成的，只是為了使用方便，增加了一些輔助控制電路。這類(lèi)集成譯碼器產(chǎn)品很多，類(lèi)型各異，它們的輸出結(jié)構(gòu)也各不相同，因而使用時(shí)要予以注意。圖14-15是BCD七段譯碼器驅(qū)動(dòng)LED數(shù)碼管(共陰極)的接法。圖14-15

BCD七段譯碼器驅(qū)動(dòng)LED數(shù)碼管共陰極接法

14.6數(shù)據(jù)選擇器

數(shù)據(jù)選擇器又稱為多路開(kāi)關(guān)，在地址信號(hào)的控制下從多路輸入中選擇其中的一路作為輸出，是一個(gè)多輸入單輸出的組合邏輯電路，常用縮寫(xiě)MUX(Multiplexer)來(lái)表示。

常用的數(shù)據(jù)選擇器有2選1、4選1、8選1、16選1等。

圖14-16是4選1數(shù)據(jù)選擇器的邏輯圖及邏輯符號(hào)，其中

D0~D3是數(shù)據(jù)輸入端，也稱為數(shù)據(jù)通道；A1、A0是地址輸入端，也稱為選擇輸入端；Y是輸出端；E是使能端，低電平

有效。當(dāng)E=1時(shí)，輸出Y=0，即無(wú)效，當(dāng)E=0時(shí)，在地址輸入A1、A0的控制下，從D0~D3中選擇一路輸出，其功能表見(jiàn)

表14-13。圖14-16

4選1數(shù)據(jù)選擇器從功能表中可以看到，當(dāng)E=0時(shí)，4選1MUX的邏輯功能還可以用以下表達(dá)式表示：

式中，mi是地址變量A1、A0所對(duì)應(yīng)的最小項(xiàng)，稱為地址最小項(xiàng)。

圖14-17為8選1MUX的邏輯符號(hào)，其功能表如表14-14所示，輸出表達(dá)式為圖14-17

8選1MUX的邏輯符號(hào)

【例14-6】試用4選1MUX實(shí)現(xiàn)三變量函數(shù)：

解利用代數(shù)法來(lái)實(shí)現(xiàn):

(1)選擇地址輸入，令A(yù)1A0=AB，則多余輸入變量為C，余函數(shù)Di=f(C)。

(2)確定余函數(shù)Di。用代數(shù)法將F的表達(dá)式變換為與Y相應(yīng)的形式：

將F與Y對(duì)照可得

畫(huà)出它的邏輯電路圖，如圖14-18所示。圖14-18例14-6圖

14.7數(shù)據(jù)分配器

數(shù)據(jù)分配器又稱多路分配器(DEMUX)，其功能與數(shù)據(jù)選擇器相反，它可以將