數(shù)字邏輯知到智慧樹章節(jié)測試課后答案2024年秋煙臺大學(xué)

數(shù)字邏輯知到智慧樹章節(jié)測試課后答案2024年秋煙臺大學(xué)緒論單元測試

計算機的五大組成部分是（）、（）、（）、輸入設(shè)備和輸出設(shè)備。

A:存儲器B:控制器C:運算器D:硬盤

答案:存儲器；控制器；運算器數(shù)字邏輯課程是計算機專業(yè)的一門學(xué)習(xí)硬件電路的專業(yè)基礎(chǔ)課。

A:錯B:對

答案:對計算機的運算器是能夠完成算術(shù)和邏輯運算的部件，邏輯運算比如與運算。

A:對B:錯

答案:對

第一章單元測試

與二進(jìn)制數(shù)1101011.011對應(yīng)的十六進(jìn)制數(shù)為（）

A:73.3B:53.3C:6B.3D:6B.6

答案:6B.6與二進(jìn)制數(shù)101.011等值的十進(jìn)制數(shù)是（）

A:5.175B:3.625C:5.375D:5.675

答案:5.375（17）10對應(yīng)的二進(jìn)制數(shù)是（）

A:10001B:101111C:10011D:10110

答案:10001數(shù)字電路中用“1”和“0”分別表示兩種狀態(tài),二者通常無大小之分

A:錯B:對

答案:對格雷碼具有任何相鄰碼只有一位碼元不同的特性

A:對B:錯

答案:對以下代碼中為無權(quán)碼的為()

A:8421BCD碼B:格雷碼C:5421BCD碼D:余三碼

答案:格雷碼；余三碼十進(jìn)制數(shù)25用8421BCD碼表示為（

）

A:11001B:00100101C:11010D:10101

答案:00100101BCD碼1001對應(yīng)的余3BCD碼是（）

A:1011B:1010C:1100D:1000

答案:11008421BCD碼001001010100轉(zhuǎn)換成十進(jìn)制數(shù)為（）

A:254B:1124C:252D:1250

答案:254

第二章單元測試

在何種輸入情況下，“或非”運算的結(jié)果是邏輯0

A:全部輸入是0B:任一輸入為1C:全部輸入是1D:任一輸入為0，其他輸入為1

答案:任一輸入為1一個兩輸入端的門電路，當(dāng)輸入為1和0時，輸出不是1的門是（）

A:異或門B:與非門C:或非門D:或門

答案:或非門求一個邏輯函數(shù)F的對偶式，可將F中的（

）。

A:常數(shù)中“0”換成“1”，“1”換成“0”B:原變量換成反變量，反變量換成原變量C:“·”換成“+”，“+”換成“·”D:變量不變

答案:常數(shù)中“0”換成“1”，“1”換成“0”；“·”換成“+”，“+”換成“·”；變量不變對于一個邏輯函數(shù)而言，任意兩個最小項之積為（）。

A:1B:4C:2D:0

答案:0下列等式正確的是（）

A:AB+AB′=A+BB:A(AB)′=A+B′C:A+AB+B=A+BD:A(A+B+C)′=B′C′

答案:A+AB+B=A+B用公式法化簡邏輯函數(shù)Y=AB(A+B'C)最簡與或式為（）

A:ABB:ACC:A'BD:BC

答案:AB用公式法化簡函數(shù)為最簡與或式F=A+C+B'+A'BC'

A:A+BC'B:1C:AD:A+B'

答案:1邏輯函數(shù)的表示方法中具有唯一性的是()

A:邏輯圖B:卡諾圖C:真值表D:表達(dá)式

答案:真值表當(dāng)變量A、B、C

取值為101時，下列三變量函數(shù)最小項中等于

1的是

A:m3B:m1C:m5D:m7

答案:m5邏輯函數(shù)Y(A,B,C,D)=∑m(0,1，2,3，4,6,8，9,10,11，14)的最簡與或式為（）

A:B'+CD'B:B'+CD'+ADC:B'+A'D'D:B'+CD'+A'D'

答案:B'+CD'+A'D'邏輯函數(shù)Y(A,B,C,D)=∑m(3,5,6,7,10)+∑d(0,1,4,8)的最簡與或式為（）

A:A'+B'D'B:A'+B'CD'C:A'B'D'D:A'

答案:A'+B'D'函數(shù)Y=B'+A中，包含的最小項個數(shù)為

(

).

A:1B:3C:4D:2

答案:3

第三章單元測試

將與非門當(dāng)做反相器使用時各輸入端連接的方法是(

)。

A:選一個輸入端作為輸入，其余的輸入端接高電平B:各輸入端并接作為輸入C:選一個輸入端作為輸入，其余的輸入端接低電平D:選一個輸入端作為輸入，其余的輸入端懸空

答案:選一個輸入端作為輸入，其余的輸入端接高電平；各輸入端并接作為輸入三態(tài)輸出門的輸出端可以出現(xiàn)(

)3種狀態(tài)。

A:高電平B:高阻C:低阻D:低電平

答案:高電平；高阻；低電平按集成度可以把集成電路分為(

)

集成電路。

A:超大規(guī)模(VLSI)

B:大規(guī)模(LSI)C:小規(guī)模(SSI)D:中規(guī)模(MSI)

答案:超大規(guī)模(VLSI)

；大規(guī)模(LSI)；小規(guī)模(SSI)；中規(guī)模(MSI)

基本邏輯門是

(

)。

A:非門B:或門C:與門D:異或門

答案:非門；或門；與門正邏輯關(guān)系是指(

)。

A:用1表示高電平，用0表示低電平B:用0表示高電平，用1表示低電平C:用A表示高電平，用B表示低電平D:用L表示高電平，用H表示低電平

答案:用1表示高電平，用0表示低電平為實現(xiàn)數(shù)據(jù)傳輸?shù)目偩€結(jié)構(gòu)，要選用(

)門電路。

A:異或門B:與非門C:或非門

D:三態(tài)門

答案:三態(tài)門

第四章單元測試

下列電路中，不屬于組合邏輯電路的有(

)。

A:全加器B:數(shù)據(jù)選擇器C:寄存器D:計數(shù)器

答案:寄存器；計數(shù)器組合邏輯電路在電路結(jié)構(gòu)上的特點是(

)。

A:可以有觸發(fā)器B:不含存儲單元C:不含反饋電路D:只含有門電路

答案:不含存儲單元；不含反饋電路；只含有門電路對一個3線-8線譯碼器正確的敘述是(

)。

A:它有3個主要輸入端B:它是二進(jìn)制譯碼器C:同一時間只有一個輸出端是有效的D:它有8個主要輸入端

答案:它有3個主要輸入端；它是二進(jìn)制譯碼器；同一時間只有一個輸出端是有效的組合邏輯電路的特點有(

)。

A:任何時刻的輸出，僅與當(dāng)時的輸入狀態(tài)組合有關(guān)，與電路過去的狀態(tài)無關(guān)B:不具有“記憶”功能C:具有“記憶”功能D:任何時刻的輸出，與當(dāng)時的輸入狀態(tài)組合及電路過去的狀態(tài)有關(guān)

答案:任何時刻的輸出，僅與當(dāng)時的輸入狀態(tài)組合有關(guān)，與電路過去的狀態(tài)無關(guān)；不具有“記憶”功能輸出高電平有效的4線—16線譯碼器的輸入,ABCD=1010時，輸出Y15～Y0=(

)。

A:0000010000000000B:0000000000001010C:0000000000100000D:1010000000000000

答案:00000100000000004位二進(jìn)制譯碼器，其輸出端個數(shù)為()

A:10B:4C:8D:16

答案:164選1數(shù)據(jù)選擇器的地址輸入為A1、A0，數(shù)據(jù)輸入為D0、D1、D2、D3，若用它實現(xiàn)邏輯函數(shù)F=A+B，且A、B作地址輸入量，則要求數(shù)據(jù)輸入端D0D1D2D3為(

)

A:0001B:0111C:0000D:1111

答案:0111一位數(shù)據(jù)比較器，若A、B為兩個一位數(shù)碼的表示變量，當(dāng)A>B時輸出Y=1，則輸出Y的表達(dá)式為Y=(

)

A:AB'B:A'BC:A’B+AB’D:A+B

答案:AB'對于普通編碼器和優(yōu)先編碼器下面的說法正確的是（）

A:普通編碼器允許輸入多個編碼信號，優(yōu)先編碼器只允許輸入一個編碼信號B:普通編碼器只允許輸入一個編碼信號，優(yōu)先編碼器允許輸入多個編碼信號C:普通編碼器和優(yōu)先編碼器都只允許輸入一個編碼信號D:普通編碼器和優(yōu)先編碼器都允許輸入多個編碼信號

答案:普通編碼器只允許輸入一個編碼信號，優(yōu)先編碼器允許輸入多個編碼信號8線—3線優(yōu)先編碼器74HC148輸入端I1’、I5’同時有效時輸出二進(jìn)制數(shù)為（）。

A:010B:001C:100D:101

答案:010當(dāng)變量A，B，C取值為000和111時,輸出Y為1,其他均為0.因此它是一種能夠判斷(

)。

A:輸出信號是否一致B:輸入信號是否一致C:輸出信號是否為0D:輸入信號是否為0

答案:輸入信號是否一致全加器是指(

)。

A:兩個同位的二進(jìn)制數(shù)和來自低位的進(jìn)位三者相加B:兩個同位的十進(jìn)制數(shù)相加C:不帶進(jìn)位兩個同位的二進(jìn)制數(shù)相加D:兩個同位的二進(jìn)制數(shù)相加

答案:兩個同位的二進(jìn)制數(shù)和來自低位的進(jìn)位三者相加將1999個“1”異或起來得到的結(jié)果為1

A:對B:錯

答案:對一個二進(jìn)制編碼器若需要對4個輸入信號進(jìn)行編碼，則要采用4位二進(jìn)制代碼

A:對B:錯

答案:錯

第五章單元測試

按邏輯功能來劃分，觸發(fā)器可以分為(

)。

A:D觸發(fā)器B:T觸發(fā)器C:JK觸發(fā)器D:RS觸發(fā)器

答案:D觸發(fā)器；T觸發(fā)器；JK觸發(fā)器；RS觸發(fā)器有一個與非門構(gòu)成的SR鎖存器，當(dāng)輸入為R'=0,S'=1時，則Q*為（）

A:保持B:1C:不定D:0

答案:0對觸發(fā)器正確的敘述是(

)。

A:不同類型的觸發(fā)器可以相互轉(zhuǎn)換B:它是最簡單的時序邏輯電路C:它的Q端反映了它的狀態(tài)D:它是組合邏輯電路的基本組成單元

答案:不同類型的觸發(fā)器可以相互轉(zhuǎn)換；它是最簡單的時序邏輯電路；它的Q端反映了它的狀態(tài)當(dāng)JK觸發(fā)器處于翻轉(zhuǎn)功能時，其輸出的次態(tài)為(

)。

A:與原態(tài)相反B:與原態(tài)相同C:1D:0

答案:與原態(tài)相反欲使D觸發(fā)器按Q*=Q'工作，應(yīng)使輸入D=（）

A:1B:Q'C:0D:Q

答案:Q'鐘控RS觸發(fā)器的特征方程是（

）

A:Q*=S'+QB:Q*=S+R'QC:Q*=R'+QD:Q*=R+S'Q

答案:Q*=S+R'Q對于JK觸發(fā)器，輸入J＝0，K＝1，CLK脈沖作用后，觸發(fā)器的次態(tài)應(yīng)為（）。

A:Q'B:QC:0D:1

答案:0對于JK觸發(fā)器，若J=K，則可完成(

)觸發(fā)器的邏輯功能

A:TB:T'觸發(fā)器C:RSD:D

答案:T存儲8位二進(jìn)制信息要（

）個觸發(fā)器。

A:8B:3C:4D:2

答案:8RS觸發(fā)器中，不允許的輸入是()

A:RS=10B:RS=11C:RS=01D:RS=00

答案:RS=11

第六章單元測試

下圖電路中，Y與CLK的頻率之比為（）

A:42：1B:1：42C:1：56D:1：55

答案:1：56圖示電路是()進(jìn)制計數(shù)器。

A:9B:7C:12

D:6

答案:7下面屬于時序電路的特點的是（）

A:時序電路由各種門電路構(gòu)成，不具有記憶功能B:時序電路的輸出不僅取決于當(dāng)前的輸入，還和原來的狀態(tài)有關(guān)C:時序電路的輸出僅取決于當(dāng)前的輸入D:時序電路通常由組合電路和觸發(fā)器構(gòu)成

答案:時序電路的輸出不僅取決于當(dāng)前的輸入，還和原來的狀態(tài)有關(guān)；時序電路通常由組合電路和觸發(fā)器構(gòu)成時序邏輯電路按觸發(fā)器時鐘端的連接方式不同可以分為(

)。

A:同步時序邏輯電路B:非自啟動時序邏輯C:自啟動時序邏輯D:異步時序邏輯電路

答案:同步時序邏輯電路；異步時序邏輯電路對計數(shù)器以下敘述正確的是(

)。

A:二進(jìn)制計數(shù)器就是一個觸發(fā)器B:有同步和異步計數(shù)器C:有十進(jìn)制和二進(jìn)制計數(shù)器D:有加法,減法,加/減計數(shù)器之分

答案:有同步和異步計數(shù)器；有十進(jìn)制和二進(jìn)制計數(shù)器；有加法,減法,加/減計數(shù)器之分移位寄存器不具有的功能是（）

A:數(shù)據(jù)運算B:譯碼功能C:串并轉(zhuǎn)換D:數(shù)據(jù)存儲

答案:譯碼功能可以用來暫時存放數(shù)據(jù)的器件叫(

)。

A:D觸發(fā)器B:寄存器C:JK觸發(fā)器D:T觸發(fā)器

答案:寄存器3級觸發(fā)器若構(gòu)成環(huán)型計數(shù)器，其模值為(

)。

A:6B:8C:3D:4

答案:3四位移位寄存器可以寄存四位數(shù)碼，若將這些數(shù)碼全部從串行輸出端輸出，需經(jīng)過(

)個時鐘周期。

A:4B:5C:6D:3

答案:4若4位同步二進(jìn)制減法計數(shù)器當(dāng)前的狀態(tài)是0111，下一個輸入時鐘脈沖后，其內(nèi)容變?yōu)?

)。

A:1000B:0110C:0111D:0011

答案:0110(

)是時序邏輯電路的典型電路。

A:譯碼器B:編碼器C:數(shù)值比