2022年海南大學(xué)計(jì)算機(jī)網(wǎng)絡(luò)技術(shù)專業(yè)《計(jì)算機(jī)組成原理》科目期末試卷B(有答案)

2022年海南大學(xué)計(jì)算機(jī)網(wǎng)絡(luò)技術(shù)專業(yè)《計(jì)算機(jī)組成原理》科目期末試卷B（有答案）一、選擇題1、某一計(jì)算機(jī)采用主存Cache存儲(chǔ)層次結(jié)構(gòu)，主存容量有8個(gè)塊，Cache容量有4個(gè)塊，采取直接映射方式。若主存塊地址流為0，1，2，5，4，6，4，7，1，2，4，1，3，7，2，一開始Cache為空，此期間Cache的命中率為（）。A.13.3%B.20%C.26.7%D.33.3%2、假定編譯器將賦值語(yǔ)句“x=x+3；”轉(zhuǎn)換為指令“addxaddr，3”，其中xaddr是x對(duì)應(yīng)的存儲(chǔ)單元地址。若執(zhí)行該指令的計(jì)算機(jī)采用頁(yè)式虛擬存儲(chǔ)管理方式，并配有相應(yīng)的TLB，且Cache使用直寫（WriteTrough）方式，則完成該指令功能需要訪問(wèn)主存的次數(shù)至少是（）。A.0B.1C.2D.343、下列為8位移碼機(jī)器數(shù)[x]移，當(dāng)求[-x]移時(shí)，（）將會(huì)發(fā)生溢出。A.11111111B.00000000C.10000000D.011l1l114、假設(shè)編譯器規(guī)定int和shot類型長(zhǎng)度分別為32位和16位，若有下列C語(yǔ)言語(yǔ)句：unsignedshortx=65530；unsignedinty=x；得到y(tǒng)的機(jī)器數(shù)為（）。A.00007FFAHB.0000FFFAHC.FFFF7FFAHD.FFFFFFFAH5、一個(gè)C語(yǔ)言程序在一臺(tái)32位機(jī)器上運(yùn)行，程序中定義了3個(gè)變量x、y、z，其中x和z是int型，y為short型。當(dāng)x=127，y=-9時(shí)，執(zhí)行賦值語(yǔ)句z=xty后，x、y、z的值分別是（）。A.x=0000007FH，y=FFF9H，z=00000076HB.x=0000007FH，y=FFF9H，z=FFFFO076HC.X=0000007FH，y-FFF7H，z=FFFF0076HD.X=0000007FH，y=FFF7H，z=00000076H6、內(nèi)部總線（又稱片內(nèi)總線）是指（）。A.CPU內(nèi)部連接各寄存器及運(yùn)算部件之間的總線B.CPU和計(jì)算機(jī)系統(tǒng)的其他高速功能部件之間互相連接的總線C.多個(gè)計(jì)算機(jī)系統(tǒng)之間互相連接的總線D.計(jì)算機(jī)系統(tǒng)和其他系統(tǒng)之間互相連接的總線7、為協(xié)調(diào)計(jì)算機(jī)系統(tǒng)各部件的工作，需要一種器件來(lái)提供統(tǒng)一的時(shí)鐘標(biāo)準(zhǔn)，這個(gè)器件，是（）。A.總線緩沖器B.總線控制器C.時(shí)鐘發(fā)生器D.以上器件都具備這種功能8、完整的計(jì)算機(jī)系統(tǒng)應(yīng)該包括（）。A.運(yùn)算器、存儲(chǔ)器、控制器B.外部設(shè)備和主機(jī)C.主機(jī)和應(yīng)用程序D.主機(jī)、外部設(shè)備、配套的軟件系統(tǒng)9、程序P在機(jī)器M上的執(zhí)行時(shí)間是20s，編譯優(yōu)化后，P執(zhí)行的指令數(shù)減少到原來(lái)的70%，而CPl增加到原來(lái)的1.2倍，則P在M上的執(zhí)行時(shí)間是（）。A.8.4sB.11.7sC.14sD.16.8s10、在DMA方式中，周期竊取是竊取總線占用權(quán)一個(gè)或者多個(gè)（）。A.存取周期B.指令周期C.CPU周期D.總線周期11、某計(jì)算機(jī)系統(tǒng)中，假定硬盤以中斷方式與處理器進(jìn)行數(shù)據(jù)輸入/輸出，以16位為傳輸單位，傳輸率為50KB/s，每次傳輸?shù)拈_銷（包括中斷）為100個(gè)CPU時(shí)鐘，處理器的主頻為50MHz，請(qǐng)問(wèn)硬盤數(shù)據(jù)傳送時(shí)占處理器時(shí)間的比例是（）。A.10%B.56.8%C.5%D.50%12、指令寄存器中寄存的是（）A.下一條要執(zhí)行的指令B.已執(zhí)行完了的指令C.正在執(zhí)行的指令D.要轉(zhuǎn)移的指令13、下列說(shuō)法中正確的是（）。A.微程序控制方式與硬布線控制方式相比較，前者可以使指令的執(zhí)行速度更快B.若采用微程序控制方式，則可用??PC取代PCC.控制存儲(chǔ)器可以用掩膜ROM，EPROM或閃速存儲(chǔ)器實(shí)現(xiàn)，D.指令周期也稱為CPU周期14、假設(shè)變址寄存器R的內(nèi)容為1000H，指令中的形式地址為2000H：地址1000H中的內(nèi)容為2000H，地址2000H中的內(nèi)容為3000H，地址3000H中的內(nèi)容為4000H，則變址尋址方式下訪問(wèn)到的操作數(shù)是（）。A.1000HB.2000HC.3000HD.4000H15、零地址雙操作數(shù)指令不需要指出操作數(shù)地址，這是因?yàn)椋ǎ?。A.操作數(shù)已在數(shù)據(jù)緩沖寄存器中B.操作數(shù)隱含在累加器中C.操作數(shù)地址隱含在堆棧指針中D.利用上一條指令的運(yùn)算結(jié)果進(jìn)行操作二、填空題16、一個(gè)定點(diǎn)數(shù)由_______和_______兩部分組成。17、對(duì)存儲(chǔ)器的要求是________、________、________為了解決這三個(gè)方面的矛盾。計(jì)算機(jī)采用多級(jí)存儲(chǔ)器體系結(jié)構(gòu)。18、總線同步定時(shí)協(xié)議中，事件出現(xiàn)在總線的時(shí)刻由________信號(hào)確定，總線周期的長(zhǎng)度是________的。19、廣泛使用的_______和_______都是半導(dǎo)體隨機(jī)讀寫存儲(chǔ)器，它們共同的缺點(diǎn)是_______20、多媒體CPU是帶有________技術(shù)的處理器。它是一種________技術(shù)，特別適合于圖像數(shù)據(jù)處理。21、PCI總線采用_______仲裁方式，每一個(gè)PCI設(shè)備都有獨(dú)立的總線請(qǐng)求和總線授權(quán)兩條信號(hào)線與_______相連。22、尋址方式按操作數(shù)的物理位置不同，多使用_______型和_______型，前者比后者執(zhí)行速度快。23、計(jì)算機(jī)軟件一般分為兩大類：一類叫______，另一類叫______操作系統(tǒng)屬于______類24、一位十進(jìn)制數(shù)，用BCD碼表示需______位二進(jìn)制碼，用ASCII碼表示需______位二進(jìn)制碼。25、中斷處理過(guò)程可以嵌套進(jìn)行，_________的設(shè)備可以中斷_________的中斷服務(wù)程序。三、名詞解釋題26、相對(duì)轉(zhuǎn)移：27、串行傳輸：28、總線：29、氣泡式噴墨打印機(jī)：四、簡(jiǎn)答題30、DMA方式有什么特點(diǎn)？什么樣的I/0設(shè)備與主機(jī)交換信息時(shí)采用DMA方式，舉例說(shuō)明。31、總線上有哪些信息傳輸方式？各有哪些特點(diǎn)？32、說(shuō)明計(jì)數(shù)器定時(shí)查詢工作原理。33、什么是閃速存儲(chǔ)器？它有哪些特點(diǎn)？五、計(jì)算題34、設(shè)某機(jī)主存容量為16MB，Cache的容量為8KB，且按字節(jié)編址。每字塊8個(gè)字，每字32位。設(shè)計(jì)一個(gè)4路組相聯(lián)映射的Cache組織。1）畫出主存地址字段中各段的位數(shù)。2）設(shè)Cache初態(tài)為空，CPU依次從主存0，1，2，…，99號(hào)單元中讀出100個(gè)字（主存一次讀出一個(gè)字），并重復(fù)此次序10次，問(wèn)命中率是多少？3）若Cache速度是主存速度的5倍，試問(wèn)有Cache和無(wú)Cache相比，速度提高多少倍？4）系統(tǒng)的效率是多少？35、一個(gè)直接映射的Cache有128個(gè)字塊，主機(jī)內(nèi)存包含16K個(gè)字塊，每個(gè)塊有16個(gè)字，訪問(wèn)Cache的時(shí)間是10ms，填充一個(gè)Cache字塊的時(shí)間是200ms，Cache的初始狀態(tài)為空。1）如果按字尋址，請(qǐng)定義主存地址字段格式，給出各字段的位寬；2）CPU從主存中依次讀取位置16~210的字，循環(huán)讀取10次，則訪問(wèn)Cache的命中率是多少？3）10次循環(huán)中，CPU平均每次循環(huán)讀取的時(shí)間是多少？36、某Cache采用全相聯(lián)映射，且此Cache有16塊，每塊8個(gè)字，主存容量為216個(gè)字（按字尋址），Cache開始為空。Cache存取時(shí)間為40ns；主存與Cache間傳送8個(gè)字需要lus。1）計(jì)算Cache地址中標(biāo)記位數(shù)和塊內(nèi)地址位數(shù)。2）程序首先訪問(wèn)主存單元20，21，22，…，45，然后重復(fù)訪問(wèn)主存單元28，29，30，…，45四次（假設(shè)沒(méi)有命中Cache，將主存對(duì)應(yīng)塊一次全部讀入Cache中，且第一塊從0開始計(jì)數(shù)），試計(jì)算Cache的命中率。3）計(jì)算上述程序總的存取時(shí)間。六、綜合題37、用16K×16位的SRAM芯片構(gòu)成64K×32位的存儲(chǔ)器。要求畫出該存儲(chǔ)器的組成邏輯框圖。38、現(xiàn)有4級(jí)流水線，分別完成取指、指令譯碼并取數(shù)、運(yùn)算、回寫4步操作，假設(shè)完成各部操作的時(shí)間依次為100ns，100ns，80ns，50ns。試問(wèn)：1）流水線的操作周期應(yīng)設(shè)計(jì)為多少？2）試給出相鄰兩條指令發(fā)生數(shù)據(jù)相關(guān)的例子（假設(shè)在硬件上不采取措施），試分析第2條指令要推遲多少時(shí)間進(jìn)行才不會(huì)出錯(cuò)？3）如果在硬件設(shè)計(jì)上加以改進(jìn)，至少需要推遲多少時(shí)間？39、設(shè)某機(jī)器共能完成120種操作，CPU共有8個(gè)通用寄存器，且寄存器都為12位。主存容量為16K字（機(jī)器采用按字尋址），采用寄存器-存儲(chǔ)器型指令。1）欲使指令可直接訪問(wèn)主存的任意地址，指令字長(zhǎng)應(yīng)取多少位？2）若在上述設(shè)計(jì)的指令字中設(shè)置一尋址特征位X，且X=0表示某個(gè)寄存器作為基址寄存器，試畫出指令格式。試問(wèn)采用基址尋址可否訪問(wèn)主存的任意單元？為什么？如不能，提出一種方案，使得指令可訪問(wèn)主存的任意位置。3）若存儲(chǔ)字長(zhǎng)等于指令字長(zhǎng)，且主存容量擴(kuò)大到64K字，在不改變硬件結(jié)構(gòu)的前提下，可采用什么方法使得指令可訪問(wèn)存儲(chǔ)器的任意位置。

參考答案一、選擇題1、C2、B3、B4、B5、D6、A7、C8、D9、D10、A11、C12、C，13、C14、D15、C二、填空題16、符號(hào)位數(shù)值域17、容量大速度快成本低18、總線時(shí)鐘固定19、SRAMDRAM斷電后不能保存信息20、MMX多媒體擴(kuò)展結(jié)構(gòu)21、集中式中央仲裁器22、RRRS23、系統(tǒng)程序應(yīng)用程序系統(tǒng)程序24、4725、優(yōu)先級(jí)高優(yōu)先級(jí)低三、名詞解釋題26、相對(duì)轉(zhuǎn)移：一種形成轉(zhuǎn)移目標(biāo)地址的方式，轉(zhuǎn)移指令的目標(biāo)指令地址是由PC寄存器的值加上一個(gè)偏移量形成的。27、串行傳輸：是指數(shù)據(jù)的傳輸在一條線路上按位進(jìn)行。（只需一條數(shù)據(jù)傳輸線，線路的成本低，適合于長(zhǎng)距離的數(shù)據(jù)傳輸）28、總線：計(jì)算機(jī)中連接功能單元的公共線路，是一束信號(hào)線的集合，包括數(shù)據(jù)總線、地址總線和控制總線。29、氣泡式噴墨打印機(jī)：一種非擊打式打印設(shè)備，噴頭通過(guò)電加熱，使墨水在蒸氣的作用下從噴頭射到紙上。四、簡(jiǎn)答題30、答：由于主存和DMA接口之間有一條數(shù)據(jù)通路，因此主存和設(shè)備交換信息時(shí)，不通過(guò)CPU，也不需用CPU暫?，F(xiàn)行程序?yàn)樵O(shè)備服務(wù)，省去了保護(hù)現(xiàn)場(chǎng)和恢復(fù)現(xiàn)場(chǎng)，因此工作效率比程序中斷方式的效率高。適合于高速I/0或輔存與主存之間的信息交換。因?yàn)楦咚?/0設(shè)備若每次申請(qǐng)與主機(jī)交換信息時(shí)，都要等待CPU作出中斷響應(yīng)后再進(jìn)行，很可能因此使數(shù)據(jù)丟失。31、答：串行，并行，復(fù)合，消息；復(fù)合：在同一條總線，傳送不同的信號(hào)；可以提高總線的利用率，但會(huì)影響性能；消息：把各種信息組合成一個(gè)有一定格式的數(shù)據(jù)包在總線中進(jìn)行傳輸，可以一次發(fā)送跟多的信息，進(jìn)一步減少線路的數(shù)量，提高總線的利用率。32、答：計(jì)數(shù)器定時(shí)查詢方式工作原理：總線上的任一設(shè)備要求使用總線時(shí)，通過(guò)BR線發(fā)出總線請(qǐng)求。總線控制器接到請(qǐng)求信號(hào)以后，在BS線為“0”的情況下讓計(jì)數(shù)器開始計(jì)數(shù)，計(jì)數(shù)值通過(guò)一組地址線發(fā)向各設(shè)備。每個(gè)設(shè)備接口都有一個(gè)設(shè)備地址判別電路，當(dāng)?shù)刂肪€上的計(jì)數(shù)值與請(qǐng)求總線的設(shè)備相一致時(shí)，該設(shè)備置“1”BS線，獲得總線使用權(quán)，此時(shí)中止計(jì)數(shù)查詢。33、答：閃速存儲(chǔ)器是高密度、非易失性的讀/寫半導(dǎo)體存儲(chǔ)器。從原理上看，它屬于ROM型存儲(chǔ)器，但是它又可隨機(jī)改寫信息；從功能上看，它又相當(dāng)于RAM，所以傳統(tǒng)ROM與RAM的定義和劃分已失去意義。因而它是一種全新的存儲(chǔ)器技術(shù)。閃速存儲(chǔ)器的特點(diǎn)：（1）固有的非易失性，（2）廉價(jià)的高密度，（3）可直接執(zhí)行，（4）固態(tài)性能.五、計(jì)算題34、解析：1）主存地址字段如圖所示。2）由于Cache初態(tài)為空，因此CPU讀0號(hào)單元時(shí)不命中，必須訪存，同時(shí)將該字所在的主存塊調(diào)入Cache（調(diào)入內(nèi)存一定是一整塊調(diào)入，而一塊包括8個(gè)單元），接著CPU讀1~7號(hào)單元均命中。同理，CPU讀8，16，…，96號(hào)單元均不命中。可見，CPU在連續(xù)讀100個(gè)字中共有13次未命中，而后9次循環(huán)讀100個(gè)字全部命中，命中率為100×10-13100×103）設(shè)主存存儲(chǔ)周期為5t，Cache的存儲(chǔ)周期為t，沒(méi)有Cache的訪問(wèn)時(shí)間是5t×l000，有Cache存儲(chǔ)周期為t×（1000-13）+5t×13，則有Cache和無(wú)Cache相比，速度提高的倍數(shù)為5t×10004）系統(tǒng)的效率為t35、解析：1）按字尋址，每個(gè)塊有16個(gè)字，故字塊內(nèi)地址為4位。Cache有128個(gè)字塊，故Cache字塊地址為8位。主存包含16K個(gè)字塊，故主存地址總共14位。則主存字塊標(biāo)記位數(shù)為14-8-4=2位。2）Cache中每個(gè)塊16個(gè)字，故16~210位置的字，按照直接映射可分別放入Cache的第1~13塊。由于Cache的初始狀態(tài)為空，循環(huán)讀取10次時(shí)，第一次循環(huán)第16、32、48、64、…、208位置的字均末命中，共13次，其他位置均命中，后面9次循環(huán)每個(gè)字都命中。故Cache的命中率為1-13/（195×10）=99.3%。3）第一次循環(huán)需要填充Cache13次，訪問(wèn)Cache195-13=182次，總時(shí)間為200ns×13+10ns×182=4420ms。其余9次循環(huán)只需訪問(wèn)Cache195次，總時(shí)間為195×10ns×9=17550ns。故平均訪問(wèn)時(shí)間為（17550ns+4420ns）/10=2197ns。36、解析：1）Cache地址中塊內(nèi)地址位數(shù)為3位（23=8）。由于采用的是全相聯(lián)映射，因此除去塊內(nèi)地址剩下的就是標(biāo)記位數(shù)。主存的標(biāo)記位數(shù)為16-3=13，故Cache的標(biāo)記位數(shù)為13位。2）首先，每塊包含8個(gè)字（也就是8個(gè)主存單元），先訪問(wèn)20號(hào)單元，如果Cache不命中（因?yàn)镃ache開始時(shí)為空），那么Cache就調(diào)入包含此單元的塊，此塊包含20、21、22、23單元，當(dāng)接下來(lái)訪問(wèn)21~23單元時(shí)都命中。其次，訪問(wèn)24號(hào)單元時(shí)又不命中，以此類推。當(dāng)訪問(wèn)20、24、32、40號(hào)單元時(shí)，不命中。也就是說(shuō)，一共訪問(wèn)次數(shù)為26+18×4=98次，其中有4次不命中，Cache的命中率為98-43）已知Cache命中率、訪問(wèn)Cache的時(shí)間、主存與Cache交換塊的時(shí)間，總的存取時(shí)間就很容易計(jì)算了，如下：40ns×98+4×lμs=7920ns有些考生認(rèn)為答案應(yīng)該是40ns×94+4×lμs=7760ms，因?yàn)橛?次沒(méi)有命中Cache，故沒(méi)有存取操作，僅僅是對(duì)比了標(biāo)記位而已，所以只需乘以94。解釋一下，如果Cache沒(méi)有命中，則CPU將會(huì)去主存取數(shù)據(jù)，并且將數(shù)據(jù)從主存送往Cache，所以最終CPU還是得對(duì)Cache進(jìn)行98次的存取。六、綜合題37、解析：所需芯片總數(shù)（64K×32）/（16K×16）=8片，因此存儲(chǔ)器可分為4個(gè)模塊（圖中用橢圓標(biāo)示出來(lái)了），每個(gè)模塊16K×32位，各模塊通過(guò)A15、A14進(jìn)行2-4譯碼38、解析：1）流水線操作的時(shí)鐘周期T應(yīng)按4步操作中所需時(shí)問(wèn)最長(zhǎng)的一個(gè)步驟來(lái)考慮，所以T=100ns.2）兩條指令發(fā)生數(shù)據(jù)相關(guān)沖突的例子如下：ADDR1，R2，R3（R2）+（R3）→R1（將寄存器R2和R3的內(nèi)容相加存儲(chǔ)到寄存器RI）SUBR4，R1，R5（R1）-（R5）→R4（將寄存器R1的內(nèi)容減去寄存器R5的內(nèi)容，并將相減的結(jié)果存儲(chǔ)到寄存器R4）分析如下：首先這兩條指令發(fā)生寫后讀（RAW）相關(guān)。兩條指令在流水