《電子系統(tǒng)集成設(shè)計(jì)導(dǎo)論》課件第1章

1.1數(shù)字系統(tǒng)和VLSI設(shè)計(jì)1.2ASIC/SOC設(shè)計(jì)、制造與服務(wù)1.3基于EDA的系統(tǒng)/芯片設(shè)計(jì)技術(shù)課程設(shè)計(jì)習(xí)題第1章電子系統(tǒng)集成設(shè)計(jì)概論

1.1數(shù)字系統(tǒng)和VLSI設(shè)計(jì)

本節(jié)以數(shù)字系統(tǒng)集成為例，探討系統(tǒng)級(jí)VLSI(VeryLargeScaleIntegration，超大規(guī)模集成電路)設(shè)計(jì)的相關(guān)問題。1.1.1數(shù)字系統(tǒng)集成的形式和定位

1.電子系統(tǒng)集成與數(shù)字信號(hào)處理

電子系統(tǒng)集成的形式主要指單片系統(tǒng)集成，即SOC(SystemOnChip，片上系統(tǒng))。廣義的電子系統(tǒng)集成含有五類電路模塊，它們是：數(shù)值計(jì)算、數(shù)據(jù)處理、模擬及射頻(RF)、存儲(chǔ)、入出接口等電路(各種傳感、控制包含其中)。

前兩種屬于數(shù)字電路，是本書的重點(diǎn)。隨著數(shù)字技術(shù)、計(jì)算機(jī)技術(shù)的發(fā)展，電子信息系統(tǒng)正在經(jīng)歷從模擬體制向數(shù)字化體制的變革。數(shù)字系統(tǒng)和外部世界不可避免地需要模擬量接口；各種外部世界的非電物理量以模擬量形式居多；有些射頻、非線性或者大功率的場合，也是數(shù)字電路無以替代的。因此一般的電子系統(tǒng)集成，以數(shù)字電路為主。在需要外部接口、射頻、大功率方面，總還會(huì)有單獨(dú)的模擬電路，或者是數(shù)模混合集成電路。

目前，大多數(shù)A/D、D/A變換器都采用了基于開關(guān)電容的設(shè)計(jì)技術(shù)。開關(guān)電容的優(yōu)點(diǎn)之一就是很容易將它與數(shù)字CMOS

(ComplementaryMOS)電路集成在一個(gè)芯片中，有利于實(shí)現(xiàn)系統(tǒng)級(jí)芯片數(shù)?；旌霞伞Ｍǔ?，存儲(chǔ)器是大多數(shù)數(shù)字系統(tǒng)中不可缺少的一部分，大多采用和數(shù)字電路兼容的CMOS工藝。此外，許多模擬和射頻部分也趨向采用兼容的CMOS工藝制造。本書以CMOS工藝下的數(shù)字系統(tǒng)集成芯片設(shè)計(jì)為主。在數(shù)字系統(tǒng)中最富生命力、內(nèi)容最豐富多彩的就是數(shù)字信號(hào)處理(DSP，DigitalSignalProcessing)系統(tǒng)集成模塊。設(shè)計(jì)專用的VLSI數(shù)字信號(hào)處理和控制類芯片，是目前最為活躍的研究領(lǐng)域之一。因?yàn)?，許多實(shí)際的需求都可以歸結(jié)為某種信號(hào)信息的加工、處理和控制。

信號(hào)信息處理的根本任務(wù)就是剔除信號(hào)數(shù)據(jù)中的冗余信息；提取加工信號(hào)中的有用信息。為了有效地傳輸和存儲(chǔ)，也常常包括對(duì)信號(hào)進(jìn)行必要的變換和編碼。

完成信號(hào)處理功能，一般可以根據(jù)系統(tǒng)功能的需求，選擇以下四種工程實(shí)現(xiàn)途徑：

(1)采用通用計(jì)算機(jī)軟件方案。

(2)采用專業(yè)類標(biāo)準(zhǔn)器件(MSSD，MoreSpecializedStandardDevice)，例如TI公司的VLSIDSP芯片等，通過設(shè)計(jì)專用軟件來實(shí)現(xiàn)。

(3)自己設(shè)計(jì)ASIC(ApplicationSpecificIntegratedCircuit，專用集成電路)芯片來實(shí)現(xiàn)。FPGA(FieldProgrammableGateArray，現(xiàn)場可編程門陣列)是一類最重要的ASIC載體形式。

(4)采用嵌入式單片集群平臺(tái)型芯片來實(shí)現(xiàn)。COD(ClusterOnDie，單片集群)又稱為功能結(jié)構(gòu)型ASIC。在它的內(nèi)部包含有現(xiàn)成的CPU核和總線架構(gòu)、基本的數(shù)字電路模塊、模擬及射頻電路、存儲(chǔ)器、外部接口等?；静糠趾陀脩魯U(kuò)展部分全是積木模塊化核的拼裝。它是一種最新的嵌入式芯片形式。

2．基于通用專業(yè)化的數(shù)字信號(hào)處理器

關(guān)于上述四種方案，以下不再討論通用計(jì)算機(jī)軟件處理方案。這里先討論第二種。采用比較通用的專業(yè)化VLSI標(biāo)準(zhǔn)數(shù)字信號(hào)處理器(例如選用TMS320C××系列芯片)，是一種很流行的工程方案。這時(shí)的數(shù)字系統(tǒng)研制開發(fā)工作量主要是軟件代碼編程，有人稱為軟件編程DSP技術(shù)。標(biāo)準(zhǔn)數(shù)字信號(hào)處理器的特點(diǎn)是采用并行流水機(jī)制的多乘法累加器(MAC)結(jié)構(gòu)，使得乘加和運(yùn)算能力大為增強(qiáng)。其芯片規(guī)模非常大，可以同時(shí)進(jìn)行乘加、取數(shù)、取指、譯碼和存儲(chǔ)器指針加減等多種運(yùn)算。早期許多DSP采用定點(diǎn)運(yùn)算，數(shù)據(jù)字長小于32位，電路簡單且功能有限?，F(xiàn)在的主流DSP處理器為了更通用，增加了浮點(diǎn)運(yùn)算。功能提升使電路變得很復(fù)雜，同時(shí)芯片的功耗和速度也因此受到影響。通用可編程數(shù)字信號(hào)處理器可以適用于多種不同的算法。采用通用軟件編程DSP，完成一般的功能是沒有問題的。這一方案的優(yōu)點(diǎn)是成本低、開發(fā)快、市場應(yīng)變好，除接口之外，大多數(shù)其余部分都還比較靈活，通用性強(qiáng)，調(diào)試、修改、擴(kuò)展性好。這一方案的缺點(diǎn)是吞吐量小、功耗大、體積尺寸大、單個(gè)成本較高等。因?yàn)椤巴ㄓ谩笔钦壑愿鞣矫嬉蟮漠a(chǎn)物，如果只是動(dòng)用一部分功能，就不會(huì)太合適，而且其余部分有可能是浪費(fèi)。另外，所有軟件可編程方案，歸根結(jié)底還是要通過硬件動(dòng)作來實(shí)現(xiàn)，經(jīng)過指令譯碼等層次，其效率和實(shí)時(shí)性常常降低。在上述缺點(diǎn)可以容忍的情況下，選擇通用DSP軟件編程仍然不失為實(shí)現(xiàn)信號(hào)處理功能的較好策略。

3．基于VLSIASIC的系統(tǒng)級(jí)集成設(shè)計(jì)

既然采用通用的標(biāo)準(zhǔn)軟件可編程DSP芯片能夠勝任許多工作，那么設(shè)計(jì)VLSIASIC的必要性何在？事實(shí)上，為了能應(yīng)用于各種信號(hào)處理場合，選擇通用芯片設(shè)計(jì)所付出的代價(jià)是必須接受它全面而又復(fù)雜的結(jié)構(gòu)配置。對(duì)于許多專用場合，不少電路是多余的，而急需的并行處理資源配置又常常是不足的。以浮點(diǎn)運(yùn)算為例，浮點(diǎn)拓寬了數(shù)據(jù)允許的動(dòng)態(tài)范圍，但是需要浮點(diǎn)的場合主要是三維圖形圖像、多媒體和機(jī)械CAD造型等，其他應(yīng)用對(duì)象并不十分迫切需要浮點(diǎn)運(yùn)算。在大多數(shù)情況下，如果數(shù)據(jù)的隨機(jī)性可以預(yù)見，設(shè)計(jì)師會(huì)把精度看得比動(dòng)態(tài)范圍更重要。此外，浮點(diǎn)運(yùn)算還有乘積的舍入、非線性等問題。所以，定點(diǎn)運(yùn)算仍然是目前和今后長時(shí)期多數(shù)數(shù)字信號(hào)處理任務(wù)比較適用的形式。在實(shí)時(shí)性方面，直接進(jìn)行運(yùn)算處理的硬件方案比嵌入式軟件方案更優(yōu)越。因此，研究和設(shè)計(jì)面向?qū)ο蟮腣LSI專用數(shù)字處理器ASIC芯片，仍然擁有足夠的發(fā)展空間。對(duì)于只用于一種算法的ASIC，我們可以稱其為算法專用信號(hào)處理器，或者理解為另一種ASIC，這里的A是指算法(Algorithm)。這種理解有助于我們把注意力集中在原始的算法創(chuàng)新上；而常規(guī)ASIC的含義使得我們更牢記和把握好某一類應(yīng)用的特殊性。無論是哪一種意義上的ASIC，體系結(jié)構(gòu)都將隨“A”而變。在針對(duì)“A”設(shè)計(jì)專用結(jié)構(gòu)和電路時(shí)，必須讓它具有吞吐量大、速度快、功耗低或面積小等某一方面的優(yōu)點(diǎn)，這樣它才能站住腳。否則為什么不采用通用軟件可編程標(biāo)準(zhǔn)芯片，何必為之專門度身定制芯片電路呢？當(dāng)然，通用和專用、軟件和硬件也都是相對(duì)的，可以相互轉(zhuǎn)化，今天的專用也許就是明天的通用；硬件設(shè)計(jì)中也少不了會(huì)有控制器及專用指令等。在設(shè)計(jì)系統(tǒng)級(jí)集成的VLSIASIC時(shí)，需要認(rèn)真按照算法的需求定制數(shù)據(jù)寬度和數(shù)據(jù)通路結(jié)構(gòu)，盡量減少片上內(nèi)存。記憶單元一直是一個(gè)與數(shù)據(jù)通路設(shè)計(jì)密切相關(guān)的重要議題，片內(nèi)存儲(chǔ)占據(jù)芯片面積較大，而片外存儲(chǔ)又影響速度。狹義的VLSIASIC是針對(duì)某種應(yīng)用而專門設(shè)計(jì)的一種芯片，成本較高。專用標(biāo)準(zhǔn)產(chǎn)品(ASSP，ApplicationSpecificStandardProduct)是一種面向大批量的商品化廣義專用集成電路，例如USB2.0接口控制芯片，事實(shí)上是ASIC設(shè)計(jì)領(lǐng)域大量存在的一種主要形態(tài)。FPGA也是一種廣義的ASIC。超大規(guī)模FPGA不僅僅是ASIC的過渡實(shí)驗(yàn)形式，也是目前系統(tǒng)集成芯片的主要實(shí)用形式。它與狹義ASIC之間的差別是速度、功耗、體積、成本等。它們的顯著不同點(diǎn)是FPGA可重構(gòu)，而狹義的ASIC的速度更快。由于FPGA的互連比較繁瑣，因此容易引起較大的時(shí)序和噪聲問題。

4．嵌入式設(shè)計(jì)

嵌入式是前述三種工程途徑的有機(jī)結(jié)合，它將通用的CPU/DSP嵌入到專用的系統(tǒng)或芯片之中。如果將含有操作系統(tǒng)的CPU/DSP獨(dú)立芯片嵌入應(yīng)用系統(tǒng)中，這種系統(tǒng)可以稱之為嵌入式系統(tǒng)；如果將獨(dú)立的CPU/DSP模塊嵌入專用芯片中，這種芯片可以稱之為嵌入式芯片。目前，嵌入式系統(tǒng)和芯片被普遍應(yīng)用，信號(hào)信息處理模塊依然是嵌入式的功能核心。嵌入式可能的架構(gòu)配置如圖1-1的類別1和類別2所示，其關(guān)鍵在于CPU/DSP的資源選擇和分配。圖1-1

嵌入式的架構(gòu)配置

5．基于網(wǎng)絡(luò)處理的單片集群

如圖1-2所示，新一代單片集群(COD)設(shè)計(jì)是目前嵌入式芯片的最新最高形式。圖1-2COD片內(nèi)網(wǎng)絡(luò)結(jié)構(gòu)系統(tǒng)集成采用的是一種模塊化、結(jié)構(gòu)化的SOC邏輯結(jié)構(gòu)。基本模塊有多種APU(專用處理單元)、模擬接口、各類存儲(chǔ)器和實(shí)現(xiàn)動(dòng)態(tài)可重構(gòu)可配置的接口等。這里主要的改進(jìn)是：由于慣用的龐大總線物理結(jié)構(gòu)帶來了嚴(yán)重的信號(hào)完整性問題，所以工程師們擯棄了芯片內(nèi)的總線結(jié)構(gòu)，逐漸改而采用網(wǎng)絡(luò)結(jié)構(gòu)和技術(shù)完成片內(nèi)處理的時(shí)序目標(biāo)。多個(gè)APU的軟、硬件以及不同的RAM協(xié)同完成復(fù)雜的處理和運(yùn)算。規(guī)范的通信網(wǎng)絡(luò)保證APU之間的通信具有較高的速度和合適的帶寬。實(shí)際上這是一種異步電路與系統(tǒng)的并行處理工作模式。美國甚至還有一些人在研究片內(nèi)無線通信的工作模式。1.1.2數(shù)字系統(tǒng)集成的設(shè)計(jì)活動(dòng)

本節(jié)根據(jù)系統(tǒng)集成芯片設(shè)計(jì)的對(duì)象，討論設(shè)計(jì)活動(dòng)的內(nèi)容及技術(shù)分類。

“仁者見仁，智者見智”。設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)與電路，例如芯片集成，整個(gè)過程涉及到許多級(jí)別和不同視角的活動(dòng)。

從目標(biāo)的規(guī)模上，可以把設(shè)計(jì)劃分為系統(tǒng)子系統(tǒng)(框圖)級(jí)、邏輯門(及晶體管)電路級(jí)兩大級(jí)別。此外，有關(guān)測(cè)試的問題則應(yīng)該分散在上述電路與系統(tǒng)兩個(gè)級(jí)別之中。從描述活動(dòng)和手法的角度出發(fā)，數(shù)字系統(tǒng)與電路既可以用算法功能行為描述，也可以用內(nèi)部體系架構(gòu)(Architecture)描述，稱之為不同的表征描述層次。用算法行為來描述處理信息的來龍去脈；用體系架構(gòu)來描述器件間的硬連接關(guān)系。二者可以描述同一個(gè)級(jí)別中的不同抽象概念，也對(duì)應(yīng)于VHDL(VHSICHardwareDescriptionLanguage)、VerilogHDL等高級(jí)語言中的不同描述風(fēng)格，即行為風(fēng)格和結(jié)構(gòu)風(fēng)格等。

1．設(shè)計(jì)規(guī)模級(jí)別與表征描述層次

綜觀數(shù)字系統(tǒng)的全部設(shè)計(jì)活動(dòng)，所設(shè)計(jì)目標(biāo)的規(guī)模級(jí)別和表征描述的手法都可能不同。有關(guān)設(shè)計(jì)規(guī)模級(jí)別與表征描述層次如表1-1所示。表1-1中從縱向和橫向兩個(gè)角度，把電子設(shè)計(jì)的規(guī)模級(jí)別與表征描述層次構(gòu)成一個(gè)網(wǎng)格結(jié)構(gòu)。

(1)分解規(guī)模級(jí)別(對(duì)應(yīng)表1-1中的縱向，由大到小)。

①系統(tǒng)/子系統(tǒng)。我們這里用系統(tǒng)表示最大的電子設(shè)計(jì)規(guī)模，例如通信/雷達(dá)系統(tǒng)；而子系統(tǒng)則是組成系統(tǒng)的相對(duì)小一些的獨(dú)立模塊。

②電路。這里的電路是指組成系統(tǒng)的電子電路模塊。以下給出逐漸細(xì)化的表達(dá)級(jí)別，以后幾章將分別重點(diǎn)介紹。

寄存器轉(zhuǎn)移級(jí)電路(RTL)。

門電路。

管級(jí)電路。

(2)表征描述層次(對(duì)應(yīng)表1-1中的橫向，由抽象到具體，由功能描述到實(shí)現(xiàn)描述)。

①算法行為(功能)。不管什么樣的規(guī)模，都可以進(jìn)行算法行為的描述，這是最高的抽象層次。

②體系架構(gòu)。同樣，不管什么樣的設(shè)計(jì)規(guī)模，都可以直接用電子系統(tǒng)和電路的不同體系架構(gòu)來描述。而且，表中還將架構(gòu)進(jìn)一步細(xì)分為兩個(gè)層次：

邏輯結(jié)構(gòu)。邏輯結(jié)構(gòu)可以認(rèn)為是從行為和時(shí)序的角度去研究與硬件實(shí)現(xiàn)有關(guān)的電氣拓?fù)潢P(guān)系網(wǎng)表符號(hào)表示問題，但它并未到達(dá)硬件結(jié)構(gòu)的底層。

物理結(jié)構(gòu)。物理結(jié)構(gòu)是指系統(tǒng)與電路真實(shí)存在的物理形式，例如用版圖(Layout，用于制造IC的圖紙)來表征芯片內(nèi)部的實(shí)際器件和連線的各種幾何尺寸。

2．表1-1要點(diǎn)歸納

對(duì)于表1-1的要點(diǎn)和含義，簡單歸納如下。

(1)從上到下不同級(jí)別間的轉(zhuǎn)換稱之為綜合。表中的三個(gè)粗箭頭所示是實(shí)用中最關(guān)鍵的三個(gè)不同級(jí)別間的斜向跨層次綜合過程：

①從系統(tǒng)/子系統(tǒng)算法行為描述綜合成寄存器轉(zhuǎn)移級(jí)的邏輯結(jié)構(gòu)描述(難度較大)。

②從RTL一級(jí)的狀態(tài)機(jī)一類的行為描述綜合成門電路一級(jí)的邏輯網(wǎng)表。

③從門一級(jí)的布爾方程描述綜合成晶體管一級(jí)的結(jié)構(gòu)描述。

(2)從左到右，同一個(gè)級(jí)別不同層次的變換稱之為映射，特別需關(guān)注的是邏輯結(jié)構(gòu)到物理結(jié)構(gòu)之間的映射，例如從組合邏輯網(wǎng)表到ASIC版圖的映射。

(3)表中的黑體表示ASIC設(shè)計(jì)中人工參與較多的創(chuàng)新設(shè)計(jì)內(nèi)涵。

(4)算法行為描述。以各種硬件設(shè)計(jì)語言為主，包括SystemVerilog、SystemC等。

(5)電路邏輯結(jié)構(gòu)描述。以RTL級(jí)為例，可以用方框圖、電路圖或連接網(wǎng)表描述資源分配。與之配合的是用波形圖描述時(shí)序調(diào)度，給出輸入與輸出信號(hào)的時(shí)序關(guān)系。

(6)物理結(jié)構(gòu)描述。以二維或三維實(shí)物尺寸作圖方式繪制。1.1.3系統(tǒng)集成的相關(guān)專題

1．設(shè)計(jì)階段劃分

我們主要討論集成芯片內(nèi)部的設(shè)計(jì)問題。如表1-1中黑體所示，簡化的狹義系統(tǒng)集成設(shè)計(jì)三個(gè)技術(shù)階段是：理論與算法、邏輯結(jié)構(gòu)、電路物理實(shí)現(xiàn)。由于我們討論的對(duì)象是自上而下的系統(tǒng)集成，所以實(shí)際上的三個(gè)階段對(duì)應(yīng)從上而下的逐步綜合的過程。

這里為了說明方便起見，再次將ASIC的A理解為算法?？梢哉f，在VLSI的設(shè)計(jì)中從理論算法創(chuàng)新、邏輯結(jié)構(gòu)創(chuàng)新一直延伸到底層電路的技術(shù)創(chuàng)新，形成一個(gè)創(chuàng)新設(shè)計(jì)體系。

設(shè)計(jì)完成后就去進(jìn)行芯片制造，設(shè)計(jì)完成被稱之為tapout。因此俗稱的投片、流片，就是tapout。

2．設(shè)計(jì)要素

完成ASIC設(shè)計(jì)，需要有三個(gè)要素。它們分別是：高素質(zhì)的設(shè)計(jì)師、完善的EDA(ElectronicDesignAutomation，電子設(shè)計(jì)自動(dòng)化)工具、高質(zhì)量的設(shè)計(jì)庫(含單元庫和IP庫)。EDA技術(shù)的精髓就是它將設(shè)計(jì)過程合理分解，將設(shè)計(jì)知識(shí)進(jìn)行工程化規(guī)范，從而造就了一種新的可共享、可繼承的設(shè)計(jì)技術(shù)文化。

3．IP核設(shè)計(jì)和專利技術(shù)

目前，一個(gè)新興的電子行業(yè)——IP(IntelligentProperty，知識(shí)產(chǎn)權(quán))產(chǎn)品及模塊化設(shè)計(jì)應(yīng)運(yùn)而生。IP核，主要包括行為軟核(一段可綜合的高級(jí)語言源程序)、結(jié)構(gòu)固核(仿真后的完整電路網(wǎng)表)和物理硬核(針對(duì)某一工藝完成的版圖設(shè)計(jì)，并經(jīng)過后仿真和投片驗(yàn)證)三種。英國ARM公司推出的32位嵌入式CPU內(nèi)核迎合TI與諾基亞的數(shù)字手機(jī)設(shè)計(jì)需求，開創(chuàng)了除Fabless模式之外的授權(quán)銷售模式，就是一個(gè)最成功的IP核范例。

有許多IP核的網(wǎng)站，其中一個(gè)是：。實(shí)際設(shè)計(jì)應(yīng)用中硬核更重要，當(dāng)前世界范圍的ASIC設(shè)計(jì)中已有一半以上使用了硬核。硬核IP的原創(chuàng)設(shè)計(jì)者必須提交該模塊的尺寸、端口位置、邏輯功能、時(shí)序關(guān)系、功率損耗和驅(qū)動(dòng)能力等完整參數(shù)給系統(tǒng)設(shè)計(jì)用戶。根據(jù)這些已知參數(shù)，系統(tǒng)設(shè)計(jì)師在設(shè)計(jì)芯片時(shí)只需留出適當(dāng)?shù)目臻g用于放置硬核IP模塊，再把I/O端口對(duì)準(zhǔn)銜接，即可完成含有嵌入式IP核的系統(tǒng)設(shè)計(jì)。

IP核的設(shè)計(jì)常常涉及的是專利技術(shù)，這是將來芯片設(shè)計(jì)乃至IT產(chǎn)業(yè)的技術(shù)密集點(diǎn)和制高點(diǎn)。

4．高級(jí)語言

下面我們將普遍應(yīng)用的四種高級(jí)設(shè)計(jì)語言作一扼要的對(duì)比介紹。

(1)?VerilogHDL語法簡單，擁有豐富的底層庫支持，比較適合做精美的電路設(shè)計(jì)。

(2)?VHDL語法復(fù)雜，行為級(jí)描述能力強(qiáng)，比較適合做大一點(diǎn)的系統(tǒng)級(jí)設(shè)計(jì)。

(3)?SystemVerilog是在Verilog的基礎(chǔ)上，吸取C/C++語言的優(yōu)點(diǎn)而形成的Verilog擴(kuò)展集合。它提供C語言一樣的數(shù)據(jù)類型、結(jié)構(gòu)體、合并和未合并數(shù)組、接口、聲明等，也為測(cè)試平臺(tái)的開發(fā)提供了單獨(dú)的語義和語法。SystemVerilog更加適用于系統(tǒng)級(jí)高層次的建模和設(shè)計(jì)。目前它的發(fā)展勢(shì)頭強(qiáng)勁，可能會(huì)取代VHDL，并將為SystemC的發(fā)展普及鋪平道路。

(4)?SystemC的級(jí)別最高。在庫的支持下，可以與C++語言一起編譯，并進(jìn)行整體方案仿真。許多EDA工具在這個(gè)級(jí)別的綜合能力正在完善之中。

5．五大關(guān)鍵技術(shù)

當(dāng)IC的工藝特征尺寸到達(dá)深亞微米一級(jí)時(shí)，高速系統(tǒng)集成(HSSI)設(shè)計(jì)技術(shù)凸現(xiàn)為五大難題，或者說是五個(gè)研究熱點(diǎn)：

(1)時(shí)序電路與時(shí)序設(shè)計(jì)。

(2)系統(tǒng)與電路并行處理體系結(jié)構(gòu)設(shè)計(jì)。

(3)芯片內(nèi)外互連技術(shù)與信號(hào)完整性。

(4)芯片低功耗設(shè)計(jì)。

(5)可測(cè)性設(shè)計(jì)與可靠性分析。當(dāng)集成度規(guī)模變大時(shí)，其中的時(shí)序問題變得非常嚴(yán)重。例如，一個(gè)1000萬門/單片的ASIC芯片，如果要求它工作在200MHz的頻率，將比要求一塊中等規(guī)模的PCB板級(jí)電路工作在500MHz還難以設(shè)計(jì)。這時(shí)需要找出關(guān)鍵時(shí)序路徑，找到后再“對(duì)癥治療”。1.1.4系統(tǒng)集成的發(fā)展背景

設(shè)計(jì)新的電子信息系統(tǒng)，一般劃分成硬件、軟件這兩類相互依存的設(shè)計(jì)工作。軟件設(shè)計(jì)可以用各種CASE(ComputerAidedSoftwareEngineering)工具為開發(fā)平臺(tái)；硬件設(shè)計(jì)則逐漸轉(zhuǎn)到以電子CAD工具為開發(fā)平臺(tái)。硬件系統(tǒng)的核心是專用集成電路，F(xiàn)PGA也被劃歸為ASIC的一種。

對(duì)于上述硬件系統(tǒng)與ASIC的關(guān)系，有一種說法是：系統(tǒng)中的芯片；芯片中的系統(tǒng)—ChipsinSystem；SysteminChip。目前提法基本趨于一致—片上系統(tǒng)(SOC)，或者說系統(tǒng)集成、芯片系統(tǒng)等。在國外，SOC芯片主要由電子系統(tǒng)的設(shè)計(jì)人員設(shè)計(jì)，設(shè)計(jì)時(shí)又必然以電子CAD為開發(fā)工具。目前，國內(nèi)的系統(tǒng)設(shè)計(jì)師們還沒有完全擔(dān)負(fù)起設(shè)計(jì)SOC的重任。由系統(tǒng)設(shè)計(jì)師設(shè)計(jì)SOC已經(jīng)成為不可逆轉(zhuǎn)的發(fā)展趨勢(shì)和歷史潮流，當(dāng)務(wù)之急是需要轉(zhuǎn)變?cè)O(shè)計(jì)理念。下面討論促成系統(tǒng)集成這一自上而下設(shè)計(jì)局面的技術(shù)發(fā)展背景。

1．強(qiáng)勁的需求牽引——系統(tǒng)設(shè)計(jì)呼喚ASIC/SOC

1)算法需要硬化

依靠普通串行機(jī)制，單純用軟件實(shí)現(xiàn)算法功能，往往難以滿足實(shí)時(shí)要求，硬件實(shí)現(xiàn)成為優(yōu)選。自上而下完成算法硬化的流程是：對(duì)算法進(jìn)行全面的模擬仿真→將算法映射為便于硬件實(shí)現(xiàn)的邏輯結(jié)構(gòu)→再具體設(shè)計(jì)高質(zhì)量的硬件電路滿足算法的要求。

2)子系統(tǒng)需要集成

將分立的元器件構(gòu)成的系統(tǒng)子系統(tǒng)實(shí)現(xiàn)集成，先是FPGA形式，然后就是定制的ASIC形式。每一步集成都可以體現(xiàn)出許多優(yōu)勢(shì)，包括：

(1)速度快。

(2)可靠性高。

(3)體積小、重量輕。

(4)功耗低。

(5)成本低。

(6)保密性強(qiáng)、便于保護(hù)知識(shí)產(chǎn)權(quán)。

2．飛速的技術(shù)進(jìn)步推動(dòng)——重組設(shè)計(jì)隊(duì)伍

1)?VLSI制造能力的推動(dòng)

IC(IntegratedCircuit，集成電路)制造工藝已經(jīng)日趨成熟，并發(fā)展到上千萬門/單片以上的超大規(guī)模集成定制階段?！肮栌∷ⅰ钡哪繕?biāo)已經(jīng)部分實(shí)現(xiàn)，系統(tǒng)設(shè)計(jì)師和IC制造廠商的關(guān)系正變成“作家”和“印刷廠”的關(guān)系。在這種情況下：

(1)制造工藝與芯片設(shè)計(jì)相對(duì)獨(dú)立。

(2)版圖設(shè)計(jì)和電路設(shè)計(jì)相對(duì)獨(dú)立；高級(jí)設(shè)計(jì)語言VHDL等的普遍使用使得頂層與底層進(jìn)一步獨(dú)立。

但是當(dāng)采用深亞微米工藝的芯片設(shè)計(jì)時(shí)，由于互連線效應(yīng)，致使底層設(shè)計(jì)會(huì)反過來制約頂層設(shè)計(jì)，需要頂層設(shè)計(jì)盡早與底層設(shè)計(jì)進(jìn)行溝通和互動(dòng)。

2)計(jì)算機(jī)輔助設(shè)計(jì)能力的推動(dòng)

計(jì)算機(jī)硬、軟件配置的不斷升級(jí)，使得EDA技術(shù)和工具更加完善與普及，設(shè)計(jì)師的設(shè)計(jì)效率可以大為提高。不過遺憾的是，半導(dǎo)體工藝進(jìn)步速度已經(jīng)超過設(shè)計(jì)自動(dòng)化技術(shù)的發(fā)展速度。

3．必然結(jié)局

歷史的發(fā)展，水到渠成地把系統(tǒng)設(shè)計(jì)師推到了電子新產(chǎn)品的開發(fā)，特別是ASIC/SOC設(shè)計(jì)開發(fā)的前臺(tái)主角地位。

1.2ASIC/SOC設(shè)計(jì)、制造與服務(wù)

設(shè)計(jì)ASIC/SOC這一新型電子系統(tǒng)與電路的載體，不可避免地要采用多種計(jì)算機(jī)輔助手段。與時(shí)俱進(jìn)的芯片設(shè)計(jì)和先進(jìn)的設(shè)計(jì)手段相伴而來，推波助瀾。本節(jié)從芯片設(shè)計(jì)的角度介紹各種相關(guān)的CAX，重點(diǎn)介紹EDA工具的作用。1.2.1設(shè)計(jì)過程點(diǎn)評(píng)

這里討論的設(shè)計(jì)過程，指的是在某些準(zhǔn)則的約束下，采用先進(jìn)的設(shè)計(jì)手段，求解出實(shí)現(xiàn)既定目標(biāo)的系統(tǒng)與電路的全部活動(dòng)。

1．設(shè)計(jì)內(nèi)容

SOC是ASIC發(fā)展的新階段，ASIC/SOC是電子系統(tǒng)與電路設(shè)計(jì)的核心內(nèi)容，是設(shè)計(jì)技術(shù)的密集點(diǎn)，是我們關(guān)注的主要對(duì)象和聚焦點(diǎn)。但是ASIC并不是系統(tǒng)設(shè)計(jì)的全部，必須同時(shí)關(guān)注并完成其他相關(guān)的設(shè)計(jì)，系統(tǒng)/子系統(tǒng)的設(shè)計(jì)才算完成。以完成PCB設(shè)計(jì)這一子系統(tǒng)層次為例，ASIC是它的一個(gè)核心宏器件，此外還有一些其他的元器件。對(duì)于PCB板而言，除了設(shè)計(jì)總體方案之外，需要同時(shí)設(shè)計(jì)和選用的主要品種有以下幾類：

(1)?ASIC/SOC。其芯片內(nèi)部可能同時(shí)包含專用的計(jì)算處理、I/O電路(含各種控制電路)、存儲(chǔ)、射頻/模擬電路等，許多應(yīng)用場合ASIC正在取代標(biāo)準(zhǔn)商品化器件。SOC設(shè)計(jì)可以細(xì)分為專業(yè)化標(biāo)準(zhǔn)器件MSSD、專用標(biāo)準(zhǔn)件ASSP、FPGA、常規(guī)狹義的專用芯片ASIC、嵌入式單片集群(COD)五種。有關(guān)MSSD、ASSP通常由專業(yè)化公司設(shè)計(jì)，一般的用戶則主要是選用。而COD的工作一半由專業(yè)化公司完成，用戶設(shè)計(jì)擴(kuò)展模塊部分。我們重點(diǎn)介紹FPGA、ASIC兩種。設(shè)計(jì)這些ASIC的方式有全定制、半定制、可編程三種。全定制是指芯片的電路和版圖均由用戶完成設(shè)計(jì)。半定制是指電路部分由用戶設(shè)計(jì)，許多版圖設(shè)計(jì)和底層制造采用了標(biāo)準(zhǔn)化的形式。全定制和半定制均由加工廠家根據(jù)用戶設(shè)計(jì)最終完成芯片的投片制造?？删幊唐骷且环N商品化半成品芯片，廠家已經(jīng)完成所有的加工工序，但是電路的連接形式仍然是未定和可變的，用戶可以直接對(duì)芯片編程來實(shí)現(xiàn)所需的電路功能。

(2)與專用及標(biāo)準(zhǔn)電路相配合使用的漿糊電路(GlueLogic)。例如，緩沖、驅(qū)動(dòng)、三態(tài)、匹配電路；數(shù)據(jù)線上所加的上拉、下拉電阻、串接匹配電阻；大電解電容與短連線小電容相配合用于片外耦合和干擾濾波等。

(3)多芯片模塊(MCM)以及更大的模塊等。一般要自行設(shè)計(jì)或者聯(lián)合設(shè)計(jì)。

(4)通用存儲(chǔ)器的選擇與方案設(shè)計(jì)。包括隨機(jī)存取、非隨機(jī)存取、非揮發(fā)性讀寫存儲(chǔ)器和只讀存儲(chǔ)器等。外置存儲(chǔ)器由設(shè)計(jì)師選購即可，片內(nèi)存儲(chǔ)器由設(shè)計(jì)師自行設(shè)計(jì)。

(5)圍繞嵌入式系統(tǒng)中的CPU/DSP芯片，給出子系統(tǒng)級(jí)外圍接口控制電路以及大量的嵌入式軟件編程。

(6)標(biāo)準(zhǔn)數(shù)字、射頻/模擬芯片及各種商品化元器件的選用和配套方案設(shè)計(jì)。

2．設(shè)計(jì)準(zhǔn)則

上述硬件電路部分全部可以用EDA手段進(jìn)行設(shè)計(jì)，本書集中研究其中的ASIC/SOC設(shè)計(jì)部分。采用EDA工具進(jìn)行ASIC設(shè)計(jì)屬于有約束設(shè)計(jì)，其約束準(zhǔn)則如下：

(1)首先要滿足指定的功能(Function)指標(biāo)。

(2)性能(Performance)指標(biāo)包括速度、功耗、封裝互連及信號(hào)完整性、惡劣條件下的可靠性等，改進(jìn)措施包括熱設(shè)計(jì)和面向性能的設(shè)計(jì)等。

(3)芯片面積不要太大，大多數(shù)裸芯片(Die)的面積都小于200mm2。

(4)其他要求，包括研制周期、可測(cè)性、可制造性、制造成本等。

3．設(shè)計(jì)發(fā)展趨勢(shì)

目前，ASIC設(shè)計(jì)正經(jīng)歷著一個(gè)從常規(guī)設(shè)計(jì)向高難設(shè)計(jì)發(fā)展的過程。對(duì)于今后ASIC芯片的設(shè)計(jì)，可以歸納為以下三高兩低的特點(diǎn)。

1)高密度

一般，ASIC門數(shù)的計(jì)算以折算成二輸入與非門的個(gè)數(shù)為準(zhǔn)。根據(jù)門數(shù)或者器件數(shù)的不同，ASIC的發(fā)展已經(jīng)經(jīng)歷了小規(guī)模集成(SSI)、中規(guī)模集成(MSI)、大規(guī)模集成(LSI)、超大規(guī)模集成(VLSI)、特大規(guī)模集成(ULSI，集成度>108器件/芯片)幾個(gè)不同規(guī)模的階段。

1960年代，摩爾(GordonMoore)預(yù)測(cè)單芯片內(nèi)的晶體管數(shù)目將隨著時(shí)間的推移而呈現(xiàn)指數(shù)型的增長，這就是著名的摩爾定律。根據(jù)摩爾定律，每3年時(shí)間芯片最大規(guī)模將增至原來的4倍。規(guī)模大的ASIC芯片情況基本與此接近，大致規(guī)律是經(jīng)過一個(gè)5年的時(shí)間段，其芯片規(guī)模為原來的10倍。例如：1985年ASIC的最大規(guī)模為1千門/單片；1990年則為1萬門/單片；1995年為10萬門/單片；2000年為100萬門/單片；2005年為1000萬門/單片。顯然，在芯片內(nèi)的器件密度將越來越高，這是實(shí)現(xiàn)系統(tǒng)功能單片集成的基礎(chǔ)。在芯片方面，除了摩爾定律之外，還有一個(gè)貝爾定律。貝爾定律指出：如果維持計(jì)算能力不變，芯片價(jià)格和體積每3年將減小到原來的1/4?；蛘哒f當(dāng)芯片規(guī)模增至4倍時(shí)，其價(jià)格不變，例如Intel的奔騰處理器芯片。

2)高速度和高系統(tǒng)時(shí)鐘頻率

由于系統(tǒng)的工作速率越來越快，要求片內(nèi)時(shí)鐘頻率不斷提高。與摩爾定律相對(duì)應(yīng)，Intel公司的CPU芯片具有一個(gè)規(guī)律：它的時(shí)鐘頻率大約每兩年就要加倍。這樣經(jīng)過10年就要提高到原來的30倍左右。

3)高I/O引腳數(shù)及先進(jìn)封裝

隨著單片規(guī)模的變大，要求的輸入/輸出(I/O)引腳數(shù)必將越來越多。

芯片的引腳增多使封裝難度增大。為了縮小封裝后體積，減少封裝互連影響，更進(jìn)一步要求必須采用先進(jìn)封裝技術(shù)。

4)低功耗

隨著芯片規(guī)模的增大，功耗問題越來越突出，所以低功耗和散熱設(shè)計(jì)越來越被重視。

5)低電壓及小邏輯擺幅

為實(shí)現(xiàn)低功耗和其他原因，芯片工作電壓必然降低。這樣，其邏輯擺幅越來越小。邏輯擺幅(Swing)是指邏輯0、1電平之差。1.2.2VLSICMOS工藝

目前，對(duì)設(shè)計(jì)VLSIASIC來說，可供選擇的制造工藝有：通用的CMOS工藝，適于高速大電流的ECL/TTL工藝，將兩者相結(jié)合的BiCMOS工藝和極高速的GaAs工藝。這些制造工藝在一段時(shí)期將同時(shí)并存。然而對(duì)ASIC設(shè)計(jì)而言，主流工藝以及本書的重點(diǎn)還是下面介紹的CMOS工藝。

近十多年來CMOS工藝日趨成熟，基本滿足現(xiàn)階段ASIC的需求。它本身仍然在不斷地前進(jìn)，從而又反過來影響著設(shè)計(jì)ASIC的方法和技術(shù)。對(duì)于實(shí)用化的CMOS工藝，若以線條寬度計(jì)，其改進(jìn)的進(jìn)度約為每4年減半?？偨Y(jié)過去并展望未來，可以將其工藝線條寬度的變化進(jìn)程依次歸納為

1985年：2.0μm;

1989年：1.0μm(微米);

1993年：0.6μm(亞微米);

1997年：0.35μm(深亞微米);

2001年：0.18μm;

2005年：0.1μm(超深亞微米)；

2008年：45nm(納米)。

若以硅圓片(Wafer)的大小為標(biāo)志，則可以區(qū)分為4英寸、6英寸、8英寸、12英寸等幾種制造工藝。1.2.3MOSIS設(shè)計(jì)投片服務(wù)

為了在ASIC設(shè)計(jì)和MOS工藝制造之間進(jìn)行溝通，美國國家科學(xué)基金(NSF)和美國國防部于1981年聯(lián)合建立了MOSIS(MOSImplementationSystem)芯片加工服務(wù)體系，以實(shí)現(xiàn)樣片拼盤委托加工服務(wù)。MOSIS專門為新研究開發(fā)ASIC的小批量試生產(chǎn)服務(wù)，它制定了SCMOS規(guī)則，給出了SCMOS庫。SCMOS不是單一的某種制造工藝，它是一個(gè)規(guī)則的集合，適用于一系列不同工藝，從而使用戶和設(shè)計(jì)者對(duì)制造廠家有較大的選擇自由度。其網(wǎng)址為/。

1．加工伙伴

MOSIS的加工伙伴包括AMI、HP、Orbit、Peregrine和我國臺(tái)灣的TSMC。他們的工藝為2.0～0.25μm，最大可以實(shí)現(xiàn)五層金屬布線、兩層多晶硅布線。

2．教育計(jì)劃

凡是受美國NSF資助的項(xiàng)目，都可以由研究人員所在大學(xué)提出申請(qǐng)，由MOSIS為教育界的VLSI設(shè)計(jì)提供特別制造服務(wù)。

在中國臺(tái)灣、日本、歐洲也有類似的制造服務(wù)機(jī)構(gòu)。

中國臺(tái)灣同樣具有MOSIS功能的CIC網(wǎng)址是.tw/。

在日本類似的是VDEC。

在歐洲共同體類似的是EuroChip/EuroPractice。

3．樣片服務(wù)

MOSIS的主要功能是提供樣片拼接加工服務(wù)。不同用戶按照相同的規(guī)則設(shè)計(jì)；MOSIS將不同的芯片設(shè)計(jì)拼接為一個(gè)大的硅圓片；再把拼接好的圓片設(shè)計(jì)送到同一個(gè)標(biāo)準(zhǔn)工藝線上投片；投片成功后再分割成不同的裸芯片。一個(gè)硅圓片上可以安排許多芯片，標(biāo)準(zhǔn)加工生產(chǎn)線(Foundry)以硅圓片為單位，可以實(shí)施不同的工藝流程。以2μm工藝為例，一個(gè)2.3×2.3mm2的芯片設(shè)計(jì)，MOSIS的樣片投片服務(wù)成本為幾百美元，最后負(fù)責(zé)給用戶提供4個(gè)樣片。根據(jù)具體工藝、封裝、設(shè)計(jì)規(guī)則檢查等要求的不同，MOSIS所花費(fèi)的成本也有所區(qū)別。整機(jī)的研制生產(chǎn)需要眾多的專用集成電路，但制造ASIC采用的工藝設(shè)備需要巨額投資，各單位難以承受。在國內(nèi)建立ASIC設(shè)計(jì)制造服務(wù)體系已經(jīng)是當(dāng)務(wù)之急，它是各個(gè)被服務(wù)單位無法獨(dú)立完成的。必須體現(xiàn)國家意志，統(tǒng)一規(guī)劃。

目前國內(nèi)已經(jīng)在建設(shè)類似MOSIS的國家級(jí)ASIC/SOC樣片制造服務(wù)體系，即多項(xiàng)目圓片(MPW)服務(wù)系統(tǒng)，與美國的MOSIS具有基本相似的功能，它是提高電子整機(jī)水平的重要基礎(chǔ)設(shè)施建設(shè)。MPW建設(shè)借鑒了國外成功的運(yùn)行模式，結(jié)合我國IC生產(chǎn)線實(shí)際情況進(jìn)行。建成后能提供流片信息發(fā)布、設(shè)計(jì)數(shù)據(jù)接受并集成、版圖數(shù)據(jù)驗(yàn)證及后處理、多項(xiàng)目圓片拼接、多項(xiàng)目圓片劃片封裝等多項(xiàng)服務(wù)。美國出現(xiàn)的微型ASIC制造設(shè)備值得關(guān)注。采用不同的可重構(gòu)模塊組合，就可以形成一條條不同的專用芯片制造工藝線。這類工藝線的設(shè)備靈活，并且費(fèi)用極低，可以作為一種MOSIS之外各單位自備的現(xiàn)場補(bǔ)充制造手段。1.2.4ASIC/SOC學(xué)術(shù)交流

一年一度的國際SOC學(xué)術(shù)會(huì)議是切磋、學(xué)習(xí)和交流的最佳機(jī)會(huì)，會(huì)上集中研究當(dāng)前突出的ASIC業(yè)界共性的工藝、應(yīng)用、設(shè)計(jì)、測(cè)試和制造技術(shù)，但重點(diǎn)是設(shè)計(jì)技術(shù)。以1999年9月份在華盛頓召開的ASIC/SOC’1999學(xué)術(shù)會(huì)議為例，研討的設(shè)計(jì)內(nèi)容有：

1．時(shí)序與時(shí)鐘設(shè)計(jì)

(1)全同步(TS)。

(2)全異步(TA)。

(3)整體異步，局部同步(GALS)。

(4)局部異步，整體同步(LAGS)。

2．IP設(shè)計(jì)

對(duì)于IP設(shè)計(jì)，突出復(fù)用中的靈活性和有效性。

(1)參數(shù)式VHDL描述。

(2)版圖生成時(shí)針對(duì)不同工藝和應(yīng)用場合。

(3)優(yōu)化時(shí)采用阻抗匹配分析。

3．其他共性問題

(1)行為級(jí)設(shè)計(jì)再利用(BehavioralDesignReuse)。

(2)低功耗的系統(tǒng)級(jí)芯片設(shè)計(jì)。

(3)硬、軟件聯(lián)合設(shè)計(jì)。

(4)靜噪設(shè)計(jì)。

從1998年開始該會(huì)議轉(zhuǎn)稱為ASIC/SOC國際會(huì)議，其在互聯(lián)網(wǎng)上的主頁是，主頁上有1994～2005年的會(huì)議情況介紹。

2001年ASIC/SOC會(huì)議的主題是：網(wǎng)絡(luò)化世界中的片上系統(tǒng)(System-On-ChipinaNetworkedWorld)。

2002年ASIC/SOC的議題有：深亞微米工藝和底層設(shè)計(jì)，互連技術(shù)，低功耗CMOS設(shè)計(jì)，片上總線，藍(lán)牙技術(shù)，SOCDSP，多媒體視頻、音頻技術(shù)等。

2004年IEEE-SOCC國際會(huì)議的主題是：設(shè)計(jì)方法與技術(shù)，設(shè)計(jì)工具，設(shè)計(jì)自動(dòng)化，制造、工藝與測(cè)試等；議題有：互連建模及互連時(shí)代，系統(tǒng)體系結(jié)構(gòu)，低功耗結(jié)構(gòu)，可重構(gòu)結(jié)構(gòu)，高性能系統(tǒng)結(jié)構(gòu)，網(wǎng)絡(luò)處理結(jié)構(gòu)，可測(cè)性與可靠性設(shè)計(jì)，SystemC建模等。

2005年9月召開的IEEE-SOCC會(huì)議議題有：深亞微米設(shè)計(jì)，模擬/多閾值電路設(shè)計(jì)，多媒體及DSP電路設(shè)計(jì)，嵌入式處理器/嵌入式硅傳感器，可重構(gòu)體系結(jié)構(gòu)設(shè)計(jì)，網(wǎng)絡(luò)處理結(jié)構(gòu)與電路，互連建模，低功耗設(shè)計(jì)，高性能電路設(shè)計(jì)方法學(xué)；安排的幾個(gè)專題講座是：FPGA動(dòng)態(tài)可重構(gòu)的模型和工具，基于標(biāo)準(zhǔn)IP的ASIC/SOC設(shè)計(jì)，系統(tǒng)互連的有效途徑，串行標(biāo)準(zhǔn)，快速IO，65nm以下CMOS高性能片上互連電路設(shè)計(jì)與工藝，通信、視頻平臺(tái)和音頻中的DSP，納米SOC/SRAM設(shè)計(jì)面臨的挑戰(zhàn)等。

此外，我國每兩年舉辦一次ASIC國際會(huì)議和全國高校研究生ASIC設(shè)計(jì)競賽。1.2.5相關(guān)課程設(shè)置

為了發(fā)展ASIC設(shè)計(jì)與制造，除了服務(wù)體系之外，人才培養(yǎng)至關(guān)重要，這方面需要強(qiáng)調(diào)與國際接軌。以美國北卡州立大學(xué)(NCSU)的電氣與計(jì)算機(jī)工程(ECE)系為例，僅為高年級(jí)本科生和研究生開設(shè)的相關(guān)設(shè)計(jì)課程就有:

(1)?DesignofComplexDigitalSystems(課程編號(hào)ECE342)。

(2)?ASICDesign(課程編號(hào)ECE464)。

(3)?DigitalASICDesign(課程編號(hào)ECE520)。

(4)?AnalogVLSI(課程編號(hào)ECE712)。

(5)?VLSISystemDesign(課程編號(hào)ECE746)。

(6)?DigitalSignalProcessingArchitecture(課程編號(hào)ECE747)。

(7)?HighPerformanceVLSIDesign(課程編號(hào)ECE756)。

(8)?DesignAutomationforVLSI(課程編號(hào)ECE761)。一個(gè)綜合性大學(xué)的電氣系同時(shí)開出八門同類的設(shè)計(jì)技術(shù)課程，不同任課教師又選用不同的教材，表明同樣是電類學(xué)科，但在培養(yǎng)方向上有明顯的重點(diǎn)傾斜，而且教學(xué)資源是豐富多樣的。關(guān)于教學(xué)方式，從教材到課堂講授都是以探討各種設(shè)計(jì)技術(shù)為主，以介紹EDA工具為輔。因?yàn)楝F(xiàn)在的各種設(shè)計(jì)技術(shù)都是基于以EDA工具為設(shè)計(jì)手段的，所以在課外，特別重視學(xué)生用EDA工具進(jìn)行設(shè)計(jì)實(shí)踐加深對(duì)課堂學(xué)習(xí)的理解和掌握。為學(xué)生提供的上機(jī)條件選用以總部位于北卡州的Cadence為主的工作站軟件，全校聯(lián)網(wǎng)運(yùn)行，使用起來非常方便。

1.3基于EDA的系統(tǒng)/芯片設(shè)計(jì)技術(shù)

本節(jié)回顧電子設(shè)計(jì)技術(shù)的由來，介紹電子設(shè)計(jì)的基本內(nèi)容、特點(diǎn)和設(shè)計(jì)方式方法等，重點(diǎn)介紹ASIC的基于EDA的設(shè)計(jì)技術(shù)。

1.3.1計(jì)算機(jī)輔助技術(shù)(CAX)

前面敘述了ASIC設(shè)計(jì)的內(nèi)容、準(zhǔn)則和特點(diǎn)，下面介紹與ASIC設(shè)計(jì)相關(guān)的輔助技術(shù)，及其對(duì)產(chǎn)品開發(fā)的影響和沖擊。計(jì)算機(jī)輔助技術(shù)(ComputerAidedX，簡稱CAX)不僅僅包括設(shè)計(jì)(CAD)，它在工業(yè)生產(chǎn)、測(cè)試、控制以及分析等領(lǐng)域均得到廣泛應(yīng)用。下面分別加以介紹。

1．術(shù)語薈萃

(1)?CAD(ComputerAidedDesign，計(jì)算機(jī)輔助設(shè)計(jì))。它是一種新型的設(shè)計(jì)過程，是利用計(jì)算機(jī)資源，主要是軟件工具來輔助設(shè)計(jì)師更好地完成設(shè)計(jì)任務(wù)的技術(shù)。它引起了設(shè)計(jì)領(lǐng)域的一場革命。

有人對(duì)CAD技術(shù)給出一種定義：CAD技術(shù)是一種對(duì)信息智能進(jìn)行采集與再創(chuàng)造的方法和工具，是促進(jìn)智力勞動(dòng)自動(dòng)化的重要手段。

在采用CAD進(jìn)行設(shè)計(jì)中，有一個(gè)非常重要的概念，就是DFX(DesignForX，面向?qū)ο蟮脑O(shè)計(jì))。這里的對(duì)象X可以是T(測(cè)試)、M(制造)、A(組裝)等。

(2)?CAM(ComputerAidedManufacturing，計(jì)算機(jī)輔助制造)。它指的是受CAD輸出文件的指導(dǎo)或控制，反復(fù)使用系統(tǒng)的一次性輸入信息及其處理后的多種二次信息，進(jìn)行產(chǎn)品制造生產(chǎn)的技術(shù)。

(3)?CAPP(ComputerAidedProcessProgramming，計(jì)算機(jī)輔助工藝規(guī)劃)。工藝是指制造過程中的技術(shù)問題，其中工藝規(guī)劃文件可以在CAD設(shè)計(jì)階段生成。

(4)?CIMS(ComputerIntegratedManufacturingSystem，計(jì)算機(jī)集成制造系統(tǒng))。它是現(xiàn)代電子信息技術(shù)、管理技術(shù)與制造技術(shù)相結(jié)合的產(chǎn)物。其最初的概念由美國一位博士于20世紀(jì)70年代初率先提出，認(rèn)為物流是信息的一種物化形式。CIMS是一種制造理念，它并不是單純追求全自動(dòng)化的“無人工廠”。其核心是實(shí)現(xiàn)制造資源及活動(dòng)的集成和優(yōu)化配置，目的是增強(qiáng)企業(yè)的競爭力。目前，CIMS統(tǒng)一被稱做“現(xiàn)代集成制造系統(tǒng)”(將Computer改為Contemporary)。

(5)?CAE(ComputerAidedEngineering，計(jì)算機(jī)輔助工程)。泛指由計(jì)算機(jī)輔助完成功能更強(qiáng)的各種工程性任務(wù)。

(6)?CAT(ComputerAidedTest，計(jì)算機(jī)輔助測(cè)試)。CAT是CAE的重要部分。它采用計(jì)算機(jī)輔助完成產(chǎn)品測(cè)試任務(wù)，驗(yàn)證是否與CAD所期望的目標(biāo)相一致。

(7)?CAA(ComputerAidedAnalysis，計(jì)算機(jī)輔助分析)。它是實(shí)現(xiàn)綜合的一種支撐技術(shù)。對(duì)電子設(shè)計(jì)而言，CAD中“D”的重點(diǎn)是將概念設(shè)計(jì)綜合成詳盡電路，CAA中的“A”則是對(duì)已經(jīng)有的基本單元電路及單元組合方案進(jìn)行分析評(píng)估。

(8)?CAQ(ComputerAidedQualityassurance，計(jì)算機(jī)輔助質(zhì)量保證)。它與CAT關(guān)系密切，但不完全一樣。通常說ISO9000質(zhì)量認(rèn)證就是針對(duì)整個(gè)質(zhì)保體系而言的。

2．CAX對(duì)開發(fā)技術(shù)的影響

人們往往籠統(tǒng)地將上述種種計(jì)算機(jī)輔助技術(shù)統(tǒng)稱為CAX技術(shù)，它是第二次工業(yè)革命中的重頭戲。計(jì)算機(jī)輔助技術(shù)的深遠(yuǎn)影響在于：

(1)它將人們?cè)诋a(chǎn)品開發(fā)方面的知識(shí)系統(tǒng)化、規(guī)范化、工程化。人們可以不斷地堆砌知識(shí)工程階段性成果——成功替代腦力勞動(dòng)，進(jìn)一步解放人類的生產(chǎn)力。

(2)它影響了企業(yè)的生產(chǎn)和管理模式(無圖紙生產(chǎn))，提高了競爭能力(軟盤、U盤、硬盤、光盤成為財(cái)富載體)——重塑當(dāng)今社會(huì)的新關(guān)系。現(xiàn)在推廣的CAD技術(shù)已經(jīng)與企業(yè)信息化融為一體。

(3)它改變了產(chǎn)品開發(fā)方式、工作風(fēng)格，提高了開發(fā)質(zhì)量—造就一代新型的產(chǎn)品設(shè)計(jì)師。

CAX技術(shù)被評(píng)為20世紀(jì)60年代以來十大杰出技術(shù)成就之一。國外有人指出，CAX是對(duì)20世紀(jì)的發(fā)展影響最大的十項(xiàng)先進(jìn)科學(xué)技術(shù)之一。美國國防部也將廣義的“設(shè)計(jì)自動(dòng)化”確定為國防關(guān)鍵技術(shù)之一。

CAX是電子信息科學(xué)發(fā)展的產(chǎn)物，電子設(shè)計(jì)又是CAX技術(shù)的一個(gè)重要活動(dòng)領(lǐng)域。國內(nèi)外電子CAD應(yīng)用的普及度都已經(jīng)超過90%。我們的目標(biāo)和任務(wù)就是盡快促成我國在電子設(shè)計(jì)能力方面的后發(fā)優(yōu)勢(shì)，用電子CAD軟件工具設(shè)計(jì)出屬于自己的ASIC/SOC芯片。這里涉及到的硬件(芯片設(shè)計(jì))和軟件(CAX軟件開發(fā))正是屬于信息產(chǎn)業(yè)發(fā)展的兩大主題。1.3.2EDA引發(fā)電子設(shè)計(jì)革命

1．EDA的含義

設(shè)計(jì)工具從電子CAD技術(shù)發(fā)展到EDA技術(shù)，關(guān)于輔助設(shè)計(jì)師進(jìn)行全程電子設(shè)計(jì)的基本職能并沒有發(fā)生本質(zhì)的變化。EDA這一名詞刻劃出電子CAD技術(shù)的最高理想境界，以下我們對(duì)這兩個(gè)術(shù)語將不加區(qū)別地使用。

EDA是以計(jì)算機(jī)硬件和系統(tǒng)軟件為基本工作平臺(tái)，繼承和借鑒前人在電路與系統(tǒng)、模型和算法等方面成果研制成的電子設(shè)計(jì)通用支撐軟件和應(yīng)用軟件包。它旨在輔助電子設(shè)計(jì)師開發(fā)新的電子系統(tǒng)和電路，主要用來完成包括PCB和ASIC兩大類載體形式的設(shè)計(jì)。目前國內(nèi)普遍擁有微機(jī)與工作站并重的設(shè)計(jì)平臺(tái)和環(huán)境，其中安裝的EDA工具為設(shè)計(jì)師提供了一種“軟面包板”功能。新一代的設(shè)計(jì)師首先必須掌握計(jì)算機(jī)硬、軟件知識(shí)，系統(tǒng)集成設(shè)計(jì)師還要求進(jìn)一步具備微電子技術(shù)專業(yè)知識(shí)。傳統(tǒng)設(shè)計(jì)師是用硬件測(cè)試儀器和設(shè)備來開發(fā)硬件系統(tǒng)，所謂的“硬碰硬”。新型設(shè)計(jì)師要用EDA工具提供的軟面包板以及軟儀器設(shè)備去開發(fā)新的硬件電子系統(tǒng)，變成了高效率的“軟碰硬”。由此一來，開發(fā)軟、硬件產(chǎn)品的過程差別明顯減小了。所以，國家的軟件優(yōu)惠政策明文規(guī)定所有條款同樣適用于ASIC設(shè)計(jì)。半導(dǎo)體制造工藝能力和手段發(fā)展很快。相比之下，EDA工具顯得比較滯后，從而使設(shè)計(jì)瓶頸日益嚴(yán)重。設(shè)計(jì)師往往采用比先進(jìn)工藝滯后的工藝參數(shù)和模型去設(shè)計(jì)。例如，到了0.18μm工藝已經(jīng)成熟的年代，部分EDA軟件模塊卻仍然采用0.35～0.5μm工藝參數(shù)去指導(dǎo)設(shè)計(jì)過程。

EDA是設(shè)計(jì)ASIC時(shí)必不可少的的工具。從軟件層次上說，通用EDA設(shè)計(jì)軟件屬于應(yīng)用層軟件，它下面是系統(tǒng)軟件，上面是一些更專門化的EDA軟件，如圖1-3所示，我們接觸的主要是位于中間層的通用EDA軟件。圖1-3

EDA設(shè)計(jì)工具平臺(tái)

2．EDA用戶主體

哪些人員是使用EDA工具的用戶主體？人們使用它主要做什么？答案是：新型電子產(chǎn)品的設(shè)計(jì)研制人員將大量地使用它來設(shè)計(jì)系統(tǒng)、電路和芯片。

EDA的技術(shù)內(nèi)涵如同表1-1所示的一樣。自上而下按縱向來劃分，使用EDA工具進(jìn)行設(shè)計(jì)的規(guī)模有：系統(tǒng)級(jí)設(shè)計(jì)；電路級(jí)設(shè)計(jì)。自左向右按橫向來劃分，使用EDA工具進(jìn)行設(shè)計(jì)的層次有：算法行為層次的設(shè)計(jì)；邏輯和物理結(jié)構(gòu)層次的設(shè)計(jì)。

3．設(shè)計(jì)概念的變革

大多數(shù)新式電子系統(tǒng)原型樣機(jī)研制內(nèi)容的組成，如圖1-4所示。圖中的三個(gè)方面各約占1/3。硬件主要工作量在底層的芯片設(shè)計(jì)，頂層工作主要是總體設(shè)計(jì)和系統(tǒng)集成，而軟件開發(fā)既可以在高層。也可以在底層。我們這里關(guān)心的主要是芯片設(shè)計(jì)。圖1-4

電子系統(tǒng)開發(fā)內(nèi)容1.3.3計(jì)算機(jī)版圖設(shè)計(jì)

簡單的CAD主要是用于繪圖，包括二維、三維制圖，常說的“甩掉繪圖板”指的就是這種功能。其實(shí)，電子設(shè)計(jì)的繪圖主要是版圖，它的要求并不太復(fù)雜。因?yàn)椴徽揚(yáng)CB的版圖或者是IC的版圖設(shè)計(jì)，它們都是以二維平面繪圖為主。在電子CAD技術(shù)中優(yōu)先獲得發(fā)展的也正是這部分內(nèi)容。目前，我國在版圖設(shè)計(jì)這方面已經(jīng)基本上甩掉了繪圖板。對(duì)于復(fù)雜的芯片電路版圖，我們以每一單體建筑物來類比ASIC中的一個(gè)晶體管電路單元。那么1980～2000年，單個(gè)芯片中門的規(guī)模變化為

1萬門→10萬門→50萬門→200萬門→1000萬門

其圖形的規(guī)模依次相當(dāng)于：西安鐘鼓樓附近區(qū)域→西安城墻內(nèi)→西安三環(huán)路內(nèi)→西安的九區(qū)四縣→陜西省，其中縱橫交錯(cuò)的公路網(wǎng)相當(dāng)于芯片中的內(nèi)連線。2000年已經(jīng)把類同全陜西省建筑的規(guī)模都可以集成到一個(gè)芯片中。試想，如此大規(guī)模的圖形設(shè)計(jì)不采用EDA工具行嗎？

近10多年來，計(jì)算機(jī)尤其微機(jī)的繪圖能力不斷增強(qiáng)，已經(jīng)可以實(shí)現(xiàn)各種復(fù)雜的曲面、三維造型等圖形功能。

PCB的版圖設(shè)計(jì)也有類似之處，只是PCB稍微簡單一些，概念更普及一些。有一種流行的類比說法指出：現(xiàn)在的電子工程師不懂、沒掌握ASIC設(shè)計(jì)技術(shù)，就像20世紀(jì)70年代不懂、沒掌握PCB設(shè)計(jì)技術(shù)一樣。

這兩者的設(shè)計(jì)原理是相通的，在物理版圖設(shè)計(jì)層，都需要繪圖，都要布局布線，現(xiàn)在又都必須使用EDA工具。電子物理層版圖設(shè)計(jì)需要圖形數(shù)據(jù)庫的支撐。它們與其他專業(yè)的圖形設(shè)計(jì)相比，既有相同之處，又有不同之處。所不同的特殊之處有：布局布線(含布通率)、電氣規(guī)則檢查、標(biāo)準(zhǔn)格式輸出與轉(zhuǎn)換、版圖面積、時(shí)鐘速度的優(yōu)化等。

電子CAD與一般CAD技術(shù)同樣都是發(fā)源于圖形設(shè)計(jì)，但后來變得越來越有個(gè)性，相比之下，現(xiàn)在已經(jīng)是大相徑庭了。1.3.4計(jì)算機(jī)輔助分析

電子CAD技術(shù)的另一個(gè)發(fā)源地是CAA。比較典型的代表是美國的SPICE(SimulationProgramwithIntegratedCircuitEmphasis)，它是主要用于IC設(shè)計(jì)的模擬程序軟件，可以進(jìn)行直流、交流、瞬態(tài)(直流—靜態(tài)工作點(diǎn)；交流—頻域；瞬態(tài)—時(shí)域過渡過程)分析，Pspice(PC機(jī)上的SPICE)又增加了電路容差分析(利用MonteCarlo法)、最壞情況分析、數(shù)字模擬和數(shù)/模混合模擬等。分析是對(duì)已設(shè)計(jì)好電路的性能、功能進(jìn)行評(píng)價(jià)、研究；而綜合(設(shè)計(jì))則是根據(jù)頂層設(shè)計(jì)概念，逐步給出詳細(xì)的底層電路結(jié)果，是CAD的高級(jí)階段。

電子CAA的出發(fā)點(diǎn)不是計(jì)算機(jī)圖形學(xué)。其基本模型是電子元器件及電路系統(tǒng)中的信息模型、電路方程和矩陣求解。但是，對(duì)于以晶體管一級(jí)為基礎(chǔ)的模型，其分析仿真的電路規(guī)模難以做大。如果允許將模型建立在門級(jí)以上，則仿真的規(guī)模就可以比較大。1.3.5電子設(shè)計(jì)簡化流程

圖1-5給出的是一般ASIC的簡化設(shè)計(jì)流程，它也同樣適用于一般的電子設(shè)計(jì)。圖中的順序適用于從上到下、從左到右的正向設(shè)計(jì)過程，包括從技術(shù)條件和方案的確定到系統(tǒng)行為的描述；從寄存器轉(zhuǎn)移級(jí)的設(shè)計(jì)到邏輯門電路設(shè)計(jì)；從晶體管電路結(jié)構(gòu)設(shè)計(jì)到幾何版圖實(shí)體設(shè)計(jì)等。圖1-5電子設(shè)計(jì)簡化流程流程圖左側(cè)標(biāo)注出在設(shè)計(jì)過程中的形態(tài)變化，從高級(jí)語言到RTL級(jí)邏輯結(jié)構(gòu)；從門級(jí)電路網(wǎng)表綜合成晶體管級(jí)電路結(jié)構(gòu)；最后再映射到版圖中的各種幾何圖形。

沿著圖1-5自頂而下的設(shè)計(jì)路線，其生成文件的流程如圖1-6所示。圖1-6EDA文件生成流程1.3.6電子設(shè)計(jì)標(biāo)準(zhǔn)化

參考圖1-6的流程圖解，可以進(jìn)一步歸納出電子設(shè)計(jì)在以下幾方面的標(biāo)準(zhǔn)化進(jìn)程。

1．框架(Framework)

軟件框架(CFI)由CAD框架促進(jìn)會(huì)發(fā)起制定，它是介于操作系統(tǒng)和應(yīng)用軟件之間的軟件層次，是EDA的配置規(guī)范。

2．高級(jí)語言(VHDL/Verilog/SystemVerilog/SystemC)

VHDL—數(shù)字硬件描述語言(IEEE-1076標(biāo)準(zhǔn))、Verilog(IEEE-1364標(biāo)準(zhǔn))、SystemVerilog和SystemC都是設(shè)計(jì)硬件的高級(jí)描述語言。

3．電路EDIF網(wǎng)表

EDIF(ElectronicDesignInterchangeFormat，電子設(shè)計(jì)交換格式)可以認(rèn)為是硬件設(shè)計(jì)的匯編語言，通用的EDIF200標(biāo)準(zhǔn)主要用于電路網(wǎng)表描述。

4．輸出接口規(guī)范

以前由于忽略數(shù)據(jù)交換的標(biāo)準(zhǔn)化，造成過巨大的經(jīng)濟(jì)損失，所以人們特別重視電子設(shè)計(jì)和制造間接口標(biāo)準(zhǔn)的制定，主要包括以下IC和PCB兩類。

(1)?CIF—加州理工中間格式(CaltechIntermediateFormat)，IC版圖輸出的一種格式。此外，還有GDSⅡ、PG和OASIS(2003)格式等。

(2)?Gerber—PCB版圖的一種格式，驅(qū)動(dòng)光繪機(jī)用。國外正籌劃新的PCB數(shù)據(jù)標(biāo)準(zhǔn)。三個(gè)公認(rèn)的候選格式是：Valor的ODB++、IPC的GenCAM和EDIF400。目前，前兩個(gè)比較看好。EDIF400比EDIF200改進(jìn)之處是，除用于描述電路圖外，還同樣可以用于PCB數(shù)據(jù)的描述。2004年，美國封裝互連協(xié)會(huì)(IPC)公布了IPC-2581新標(biāo)準(zhǔn)。

5．IBIS等模擬用文件及庫標(biāo)準(zhǔn)

在模擬仿真時(shí)要求輸入的設(shè)計(jì)文件和庫文件都有一定的格式標(biāo)準(zhǔn)，這些標(biāo)準(zhǔn)包括IBIS、Vital、SDF、PDEF、LEF、DEF等。其中IBIS(Input/OutputBufferInformationSpecification)標(biāo)準(zhǔn)用于對(duì)I/O緩沖器的驅(qū)動(dòng)和接收特性快速準(zhǔn)確地建立模型。大多數(shù)器件生產(chǎn)廠家愿意提供IBIS模型，而不愿意提供與工藝密切相關(guān)的器件SPICE模型。EDA工具根據(jù)這些標(biāo)準(zhǔn)生成下述文件：

(1)按照規(guī)定的格式建造參數(shù)庫，用于工藝映射。

(2)生成設(shè)計(jì)仿真、后仿真用的含參數(shù)網(wǎng)表。

因此也可以說，電子自動(dòng)化設(shè)計(jì)是一種基于標(biāo)準(zhǔn)和基于庫的設(shè)計(jì)技術(shù)。1.3.7電子設(shè)計(jì)特點(diǎn)

1．系統(tǒng)設(shè)計(jì)與ASIC設(shè)計(jì)

系統(tǒng)設(shè)計(jì)與ASIC設(shè)計(jì)是EDA的兩大設(shè)計(jì)重點(diǎn)。隨著EDA技術(shù)的普及，系統(tǒng)設(shè)計(jì)和ASIC設(shè)計(jì)密不可分，集中體現(xiàn)就是單芯片系統(tǒng)集成SOC。

2．并行工程與Top-Down設(shè)計(jì)

并行工程與自上而下(Top-Down)設(shè)計(jì)是新型電子設(shè)計(jì)方式的兩大風(fēng)格。

自上而下是目前廣泛采用的設(shè)計(jì)方式，并行工程則是貫穿在設(shè)計(jì)過程之中。并行是相對(duì)串行而言的，原來從產(chǎn)品設(shè)計(jì)→制造→測(cè)試→售后維護(hù)是串行的?，F(xiàn)在，完善的參數(shù)化設(shè)計(jì)環(huán)境使得有可能在設(shè)計(jì)階段同時(shí)并行研究并解決制造、測(cè)試、維護(hù)及其他技術(shù)問題。有關(guān)并行的比較嚴(yán)格定義是：并行工程是一種新型設(shè)計(jì)方法，其特點(diǎn)是系統(tǒng)化、集成化、并行化。它將相關(guān)過程(包括制造、測(cè)試和維護(hù))的設(shè)計(jì)與產(chǎn)品設(shè)計(jì)并行進(jìn)行。它要求設(shè)計(jì)師從產(chǎn)品設(shè)計(jì)開始就考慮產(chǎn)品全生命周期的所有方面，包括制造與工藝、測(cè)試與質(zhì)量、周期與成本、用戶需求及維修服務(wù)等等。

3．功能模擬驗(yàn)證與布線后仿真分析

比起其他類設(shè)計(jì)，功能模擬驗(yàn)證與物理布線后仿真分析是電子設(shè)計(jì)活動(dòng)中最有特色的兩大特殊內(nèi)容。

4．與CAM接口規(guī)范化

比起其他行業(yè)，電子設(shè)計(jì)和電子制造的接口比較規(guī)范。其中典型的代表是微觀意義上的ASIC和宏觀概念上的PCB，這兩類電子設(shè)計(jì)具有兩大類規(guī)范的CAM制造標(biāo)準(zhǔn)接口。1.3.8電子設(shè)計(jì)功能的分解

對(duì)于電子設(shè)計(jì)技術(shù)，我們自上而下將設(shè)計(jì)活動(dòng)根據(jù)主要節(jié)點(diǎn)縱向分解，通常稱之為系統(tǒng)行為層、邏輯電路層和物理結(jié)構(gòu)實(shí)現(xiàn)層三個(gè)階段的輔助設(shè)計(jì)過程。按橫向分解又可以給出不同的類別，包括軟、硬件方案，數(shù)/模，低頻—微波，線性—非線性，PCB—IC等各個(gè)分支。電子設(shè)計(jì)功能分解的圖解方式如圖

1-7所示。圖1-7電子設(shè)計(jì)功能分解為了便于理解和說明，將圖1-7中的每一個(gè)功能塊編號(hào)，每個(gè)功能塊表示的技術(shù)含義如下。

1．?dāng)?shù)字系統(tǒng)模塊化設(shè)計(jì)

方框圖總體開發(fā)與設(shè)計(jì)，通信系統(tǒng)和網(wǎng)絡(luò)設(shè)計(jì)。目前Cadence的SPW比較好。

2．器件模型庫與系統(tǒng)仿真

LogicModeling公司(目前屬于Synopsys)提供的SmartModelLibrary覆蓋所有商品化器件模型，包括Pentium系列和TMS320C30等各種TTL、CMOS器件。最初是1.4萬種元器件，現(xiàn)在更多了。

3．高級(jí)語言設(shè)計(jì)與編譯

用VHDL等高級(jí)語言可以進(jìn)行系統(tǒng)級(jí)、寄存器級(jí)和門級(jí)設(shè)計(jì)，一般分為行為和結(jié)構(gòu)兩種描述風(fēng)格。采用CAD工具，可以完成描述、編輯、模擬、綜合、優(yōu)化等設(shè)計(jì)工作。現(xiàn)在不少EDA工具(例如Synopsys)已經(jīng)支持采用VHDL/Verilog/SystemVerilog/SystemC等四種語言進(jìn)行高層設(shè)計(jì)和綜合。

4．其他輸入方式

其他輸入方式包括圖形方式和非圖形的文本方式。文本方式有真值表、狀態(tài)圖、方程式和電路網(wǎng)表等。ABEL語言和SPICE電路描述語言也是文本。

目前，原理圖圖形方式和VHDL等文本格式各有千秋，一般文本在頂層，圖形在底層。圖形和文本二者并存的局面形成，經(jīng)歷過一次否定之否定的過程。

5．嵌入式軟件實(shí)現(xiàn)途徑

在系統(tǒng)整體方案中有硬件部分，也可能有基于嵌入式CPU的軟件部分。我們稱這一軟件部分為基于CPU的嵌入式系統(tǒng)軟件實(shí)現(xiàn)途徑。這里的CPU可以是：嵌入式的單