微機原理課件-第5章存儲器

第5章存儲器1第5章存儲器№

25.1存儲器概述5.2半導體存儲器5.3半導體存儲器接口5.432位微型計算機存儲技術第5章存儲器存儲器（memory）是計算機系統(tǒng)中必不可少的組成部分，是計算機的記憶設備。計算機中全部信息，包括輸入的原始數(shù)據(jù)、程序、中間運行結果和最終運行結果都保存在存儲器中。本章主要介紹構成微機系統(tǒng)主存儲器的半導體存儲器及其使用，包括存儲器分類、性能指標、基本構成、典型芯片以及接口技術，并介紹32位微機的存儲器接口、高速緩沖存儲器以及虛擬存儲器管理技術35.1存儲器概述45.1存儲器概述5【學習目標】

掌握微機存儲器的基本概念，存儲器系統(tǒng)的層次結構及各層次存儲器的特點，存儲器芯片的主要引腳及作用，主存儲器的主要性能指標【主要內(nèi)容】

存儲器的基本概念及基本知識現(xiàn)代微型計算機系統(tǒng)中存儲器的層次結構存儲器芯片的引腳定義主存儲器的性能指標5.1存儲器概述6存儲器是計算機系統(tǒng)中的記憶設備，用來存儲程序和數(shù)據(jù)存儲介質－半導體芯片和磁性材料一位二進制數(shù)是存儲器中最小的存儲單位，稱為一個存儲位或存儲元。在微機系統(tǒng)中，存儲器按照8位二進制數(shù)編址，即每8個存儲元組成一個存儲單元，并由一個唯一的物理地址加以識別。存儲單元是CPU能夠訪問的最基本的存儲單位。存儲元存儲單元存儲器5.1.1存儲器的層次化結構7計算機系統(tǒng)對存儲器的要求是容量大、速度快、成本低，但單一類型的存儲器很難同時滿足三方面的要求。為了解決容量、速度、價格三者之間的矛盾，計算機的存儲系統(tǒng)通常采用層次化結構。5.1.1存儲器的層次化結構8高速緩沖存儲器、主存儲器和外存儲器組成的三級存儲器結構5.1.1存儲器的層次化結構9CPU中的寄存器組可看作最高層次的存儲芯片，它位于CPU芯片內(nèi)部，由高速邏輯電路構成，工作速度與CPU相同，CPU能以極高的速度訪問這些寄存器。CPU對寄存器的訪問不按存儲地址進行，而按寄存器名稱，這是寄存器與存儲器的最大區(qū)別。數(shù)量有限，速度快。5.1.1存儲器的層次化結構10高速緩沖存儲器Cache位于CPU和主存之間，通常由半導體靜態(tài)存儲芯片（SRAM）組成，容量比較小，但速度比主存快得多，接近于CPU的工作速度。CPU內(nèi)部集成的Cache，稱為一級緩存或片內(nèi)緩存（L1Cache）；位于CPU外部的高速緩存稱為二級緩存或片外Cache。多核core微處理器普遍采用三級緩存結構，每個CPU核有單獨的L1和L2緩存，所有CPU核共享一個L3Cache，其中L3高速緩存的容量為數(shù)兆字節(jié)。5.1.1存儲器的層次化結構11主存儲器計算機的主要存儲器，簡稱主存或內(nèi)存，用于存放當前計算機正在執(zhí)行或經(jīng)常要使用的程序和數(shù)據(jù)。主存的存儲空間分成只讀存儲器ROM區(qū)域和可以隨機讀寫的存儲器RAM區(qū)域。主存的ROM區(qū)域用于保存開機后執(zhí)行的啟動程序，以及某些固定程序和數(shù)據(jù)（如BIOS程序）。主存的RAM區(qū)域用于存放計算機運行過程中經(jīng)常用到的程序和數(shù)據(jù)。主存的速度比Cache慢，容量較大，價格較便宜，通常采用半導體動態(tài)存儲芯片（DRAM）構成。主存儲器和高速緩沖存儲器都是CPU可以直接訪問的存儲器，組成了微機系統(tǒng)的內(nèi)存儲器，簡稱內(nèi)存。5.1.1存儲器的層次化結構12外存儲器又常稱為輔助存儲器（簡稱外存和輔存），屬于外部設備。CPU不能像訪問內(nèi)存那樣，直接訪問外存。CPU要訪問外存，必須通過專門的設備，將外存中的信息先傳送到內(nèi)存中，然后CPU再訪問內(nèi)存。外存多使用存儲容量大，價格便宜，速度較慢的磁盤存儲器，光盤存儲器和U盤也經(jīng)常作為輔助外存使用5.1.1存儲器的層次化結構13不同層次的存儲器具有不同的特點速度快，容量小，價格高速度慢，容量大，價格低5.1.1存儲器的層次化結構14計算機對不同層次的存儲器的要求也不同高速緩沖存儲器，主要強調快速存取，以便存儲器訪問速度與CPU的工作速度相匹配；外存儲器主要強調大的存儲容量，以滿足計算機大容量存儲的要求；而主存儲器介于Cache和外存之間，要求選取適當?shù)拇鎯θ萘亢痛嫒∷俣龋顾軌蛉菁{系統(tǒng)的核心軟件和較多的用戶程序。5.1.2半導體存儲器的引腳定義15圖5-2通用的半導體存儲器外部引腳示意圖5.1.2半導體存儲器的引腳定義16AddressConnections地址線用于選擇芯片中的一個存儲單元.標示為A0

(最低位)~An(最高位）下標

n:比地址引腳總數(shù)小1例：10個地址輸入端，地址引腳標為A0~A9存儲芯片地址輸入引腳的個數(shù)由它內(nèi)部存儲單元的數(shù)目決定例:1K存儲單元→10根地址線A0~A911根地址線A0~A10→2K存儲單元

2n個存儲單元→n個地址引腳5.1.2半導體存儲器的引腳定義17DataConnections數(shù)據(jù)端數(shù)據(jù)輸出端（ROM）或輸入/輸出端(RAM、EPROM)數(shù)據(jù)信息通過數(shù)據(jù)線輸入到存儲單元中進行保存，或從存儲單元中取出

8位數(shù)據(jù)線通常標示為D0~D7.部分8位雙向數(shù)據(jù)線標示為IO0~IO7數(shù)據(jù)線的數(shù)量由存儲芯片中一個存儲單元存儲的二進制數(shù)的位數(shù)決定存儲芯片容量=存儲單元數(shù)×存儲單元位數(shù).例:1K×81K存儲單元，每個存儲單元為8位

16K×1

包含16K個1位的存儲單元5.1.2半導體存儲器的引腳定義18【例5-1】存儲容量為1K×8的半導體存儲芯片中存儲單元的個數(shù)、位數(shù)，以及地址線、數(shù)據(jù)線的位數(shù)分別是多少？解：存儲容量為1K×8的半導體存儲芯片有1024個存儲單元，每個存儲單元存儲8位二進制數(shù)據(jù)，通常配置有10條地址線，8條數(shù)據(jù)線。5.1.2半導體存儲器的引腳定義19SelectionConnections芯片選擇端每個存儲芯片都有一個或多個輸入引腳用來選擇或允許芯片工作.Chipselect(CS)芯片選擇端Chipenable(CE)芯片允許端Select(S)選擇端引腳名稱上帶有上劃線，如

，說明此引腳為低電平有效。如果引腳名稱上沒有上劃線，如CS，則說明此引腳為高電平有效當芯片選擇線輸入有效電平時，允許芯片執(zhí)行讀/寫操作。如果輸入為無效電平，則禁止芯片執(zhí)行讀/寫操作。如果芯片存在不止一個芯片選擇引腳，則只有當所有選擇線均輸入有效電平時，才允許芯片讀/寫數(shù)據(jù)5.1.2半導體存儲器的引腳定義20ControlConnections控制端所有存儲芯片均有控制輸入引腳，用于控制數(shù)據(jù)傳輸?shù)姆较?。ROM通常僅有一個控制引腳，而RAM通常有一個或兩個控制引腳.ROM—OE(outputenable)

輸出允許

或輸出選通端G若OE與CE同時有效，則允許對ROM芯片進行讀操作RAM:一個或兩個控制輸入引腳只有一個，通常為讀/寫控制端R/W：

高電平，讀；低電平，寫如果有兩個，定義為寫允許WE(writeenable)以及OEWE有效，寫操作；OE有效，讀操作注意：兩個控制端不能同時有效5.1.3主存儲器的性能指標211.Capacity

(memory

size)存儲容量一個存儲器中可以容納的存儲單元總數(shù)，稱為該存儲器的存儲容量主存儲器的存儲容量通常用字節(jié)數(shù)（byte，B）來表示，如64KB、1MB、4GB。外存則用GB、TB等單位以表示更大的存儲容量。 KB=210B MB=220B GB=230B TB=240B2.Access

time(memoryspeed)

—存取時間又稱存儲器訪問時間，是指啟動一次存儲器操作到完成該操作所經(jīng)歷的時間。速度指標存取時間越短，存儲器的工作速度越快。存儲器的存取時間一般為幾納秒（ns）到幾百納秒5.1.3主存儲器的性能指標223.存儲周期連續(xù)啟動兩次獨立的存儲器操作（如兩次讀操作）所需間隔的最小時間。通常，存儲周期略大于存取時間。存取時間和存儲周期反映了主存儲器的速度指標。存儲器的速度應盡可能與CPU的速度匹配，以免影響計算機系統(tǒng)的整體性能5.2半導體存儲器235.2半導體存儲器24【學習目標】

掌握RAM及ROM的概念及分類，了解典型半導體RAM和ROM芯片的結構及工作原理【主要內(nèi)容】

半導體隨機讀寫存儲器RAM、只讀存儲器ROM的典型結構、工作原理及應用5.2.1半導體隨機讀寫存儲器RAM25易失性存儲器件，在計算機系統(tǒng)中用于存放CPU當前正在運行的程序和數(shù)據(jù)，是構成計算機主存、Cache的重要器件。根據(jù)存儲電路的基本結構，RAM存儲器可分為靜態(tài)RAM（staticRAM，SRAM）和動態(tài)RAM（dynamicRAM，DRAM）。靜態(tài)RAM以觸發(fā)器為基本存儲單元，只要不掉電，信息不會丟失。集成度低于動態(tài)RAM，功耗、價格較高，但速度快，不需要刷新電路，多用于存儲容量不大，速度要求較高的場合，如高速緩沖存儲器。動態(tài)RAM以單個MOS管為基本存儲單元，需要不斷的進行刷新，補充電荷。DRAM芯片的集成度高、價格較低，但速度比SRAM慢，多用于大容量存儲系統(tǒng)中，如作為微型計算機的主存儲器使用。1.靜態(tài)RAM26【例5-2】Intel

2114

1K×4SRAM

NMOSA0～A9:地址輸入端I/O1～I/O4:

數(shù)據(jù)輸入/輸出:片選端:寫允許=0:寫=1:讀Intel2114靜態(tài)RAM27Intel

2114

1K×4SRAM

NMOS2動態(tài)RAM28動態(tài)RAM以單個MOS管為基本存儲單元，需要不斷的進行刷新，補充電荷。所謂刷新，就是每隔一定時間（一般為2ms）對DRAM的所有單元進行讀出，經(jīng)讀出放大器放大后再重新寫入原電路，以維持存儲電容上的電荷，從而使所存信息保持不變。需要設置專門的外部控制電路和刷新周期來系統(tǒng)地對DRAM進行刷新操作。DRAM芯片的集成度高、價格較低，但速度比SRAM慢，多用于大容量存儲系統(tǒng)中，如作為微型計算機的主存儲器使用。2動態(tài)RAM29【例5-3】動態(tài)RAM2164A64K×1，結構框圖2動態(tài)RAM30【例5-3】動態(tài)RAM2164A64K×1A0~A7地址輸入CAS列地址選通DIN數(shù)據(jù)輸入DOUT數(shù)據(jù)輸出WE寫開放RAS行地址選通VDD+5VVSS地5.2.2高集成度SDRAM311、同步DRAM（synchronousdynamicRAM，SDRAM）

SDRAM與系統(tǒng)時鐘同步，存儲器內(nèi)部的許多操作在系統(tǒng)時鐘的控制下工作，CPU可以確定下一個動作的時間，因此可以在此期間執(zhí)行其它任務，無須插入等待周期，減少了數(shù)據(jù)存取時間。5.2.2高集成度SDRAM322.DDRSDRAMDDR（doubledatarate）

SDRAM，雙倍數(shù)據(jù)速率SDRAM，簡稱DDR。DDR2，DDR3，DDR4技術特點：雙倍數(shù)據(jù)速率技術，即在時鐘的上升沿和下降沿兩次進行數(shù)據(jù)傳輸來提高數(shù)據(jù)傳輸率延時鎖定環(huán)（delay-lockedloop）技術，當數(shù)據(jù)有效時，存儲控制器可使用數(shù)據(jù)濾波信號來精確定位數(shù)據(jù)采用流水線操作方式中的“預取”概念，在I/O緩沖器向外部傳送數(shù)據(jù)的同時，從內(nèi)部存儲矩陣中預取相繼的多個存儲字到I/O緩沖器中，并以幾倍于內(nèi)部存儲矩陣工作頻率的外部時鐘頻率將I/O緩沖器中的數(shù)據(jù)選通輸出，從而有效的提高存儲器的數(shù)據(jù)傳輸率。5.2.2高集成度SDRAM33【例5-4】MT41J128M8系列DDR3SDRAM采用FBGA（Fine-PitchBallGridArray，細間距球柵陣列）封裝，隨產(chǎn)品型號不同有78球和86球兩種封裝方式芯片存儲容量為128MB，內(nèi)部有8個存儲矩陣。共有214

210

23個存儲單元，每個存儲單元為8位。MT41J128M8封裝及引腳34A0~A13：地址輸入行地址為：A0~A13列地址為：A0~A9RAS#：行地址鎖存，輸入CAS#：列地址鎖存，輸入BA0~BA2：存儲體地址輸入配合實現(xiàn)對存儲單元的尋址DQ0~DQ8：數(shù)據(jù)輸入/輸出CK，CK#：時鐘信號輸入CKE：時鐘信號使能，輸入CS#：芯片選擇，輸入MT41J128M8封裝及引腳35DM：數(shù)據(jù)輸入屏蔽，輸入ODT：片上終端使能，輸入WE#：寫允許，輸入RESET#：復位信號，輸入DQS，DQS#：數(shù)據(jù)選通，輸入/輸出TDQS，TDQS#：終端數(shù)據(jù)選通，輸出VDD：電源，+1.5VVDDQ：DQ電路電源，+1.5VVREFCA：控制、命令、地址的參考電壓VREFDQ：數(shù)據(jù)的參考電壓Vss：地VssQ：DQ電路地MT41J128M8結構框圖36MT41J128M8主要組成部分371）邏輯控制單元：實現(xiàn)輸入命令的解析，對存儲器的讀寫模式等進行控制。MT41J128M8主要組成部分382）行地址選通與譯碼單元：當選通信號有效時，對輸入的行地址進行鎖存并進行譯碼，以選擇存儲矩陣中的某一行。3）列地址鎖存與譯碼單元：當選通信號有效時，鎖存輸入的列地址并譯碼選擇存儲矩陣中的某一列。MT41J128M8主要組成部分394）存儲陣列控制邏輯：與行、列地址譯碼單元配合，選擇8個存儲陣列中的某一個存儲陣列，并配合讀寫控制邏輯對選中的存儲單元進行訪問。MT41J128M8主要組成部分405）內(nèi)部存儲陣列：由8個Bank組成，每個Bank分16,384行，128

64列，共229位，每8位組成一個存儲單元。8個Bank即可分別訪問也可同時訪問，因此同一時刻可進行8位、16位、32位及64位數(shù)據(jù)的讀寫操作。MT41J128M8主要組成部分416）I/O鎖存及控制邏輯：控制存儲矩陣的數(shù)據(jù)讀寫、刷新以及預充電等操作。7）讀寫數(shù)據(jù)緩存及接口驅動：為讀寫操作提供緩沖區(qū)以及驅動電路，并對內(nèi)外數(shù)據(jù)的位寬進行轉換。3.內(nèi)存條（memorymodule）42內(nèi)存條是將多個存儲器芯片組裝在一個條形印刷電路板上，通過連接器（即內(nèi)存插槽）連接到計算機主板SIMM

(singleIn-lineMemoryModule)單列直插式30-pins8-bits-wide 存儲容量為256KB8028672-pins 32or36-bits-wideDIMM(dualIn-lineMemoryModule)雙列直插式 168-pins64-bits-widedatabus現(xiàn)在DDR3DIMM工作電壓1.5VCore240引腳——臺式機204引腳——筆記本電腦3.內(nèi)存條（memorymodule）43現(xiàn)在DDR4DIMM工作電壓1.3~1.4VCore288引腳——臺式機260引腳——筆記本電腦5.2.3半導體只讀存儲器ROM44半導體只讀存儲器ROM

—read-onlymemory也稱固定存儲器（fixedmemory）或永久存儲器（permanentmemory）微機系統(tǒng)運行期間只能讀出不能寫入，在斷電或故障停機之后所存信息也不會改變和消失。ROM芯片集成度高，價格便宜，但工作速度比DRAM慢，一般用來保存固定的程序或數(shù)據(jù)。ROM中信息的寫入通常是在脫機或非正常工作的情況下用人工方式或電氣方式寫入的。向ROM寫入信息的操作常稱為編程，對ROM進行編程的設備稱為編程器。5.2.3半導體只讀存儲器ROM451.掩膜式只讀存儲器（通常簡稱ROM）在工廠內(nèi)通過掩膜工藝進行制作編程，一旦制作完成，用戶只能讀出，不能更改。成本低集成度高，適用于大批量的定型產(chǎn)品。2．一次性可編程只讀存儲器（簡稱OTP-ROM或PROM）全稱為one-timeprogrammableROM，通常采用熔絲工藝制作，在出廠時存儲的信息為全“1”，用戶可自行寫入信息（即編程），但一經(jīng)寫入后不能再次更改。主要用于批量不大的產(chǎn)品。3.可擦除可編程ROM（簡稱EPROM）全稱為erasableprogrammableROM，一般指保存的信息可以用紫外線擦除，并可重復多次編程的ROM，也稱為UV-EPROM。UVEPROM主要用于科研試制和小批量生產(chǎn)。5.2.3半導體只讀存儲器ROM46TypicalROMchip2716

EPROM2K×8

EPROM

11位地址輸入端8位數(shù)據(jù)輸出端芯片使能端CE輸出使能端OE5.2.3半導體只讀存儲器ROM47TypicalROMchip2716EPROM內(nèi)部框圖5.2.3半導體只讀存儲器ROM48TypicalROMchip2716

引腳

方式VppVcc數(shù)據(jù)端功能讀低低+5V+5V數(shù)據(jù)輸出后備高

+5V+5V高阻編程50ms正脈沖高+25V+5V數(shù)據(jù)輸入程序核實低低+25V+5V數(shù)據(jù)輸出程序禁止低高+25V+5V高阻5.2.3半導體只讀存儲器ROM49TypicalROMchip2716Timediagramof2716Read

mode

CE

=

VIL

5.2.3半導體只讀存儲器ROM504．電擦除可編程ROM（簡稱EEPROM）全稱electricallyerasableprogrammableROM，又稱E2PROM，其信息的擦除和編程（統(tǒng)稱“擦寫”）均通過加電的方法進行。其編程工作可以由編程器完成，也可以采用“在線編程”（不需要將它從系統(tǒng)中取下）和“在應用編程”（通過系統(tǒng)中運行的程序自行擦寫）。5.2.3半導體只讀存儲器ROM51類型并行EEPROM，采用并行方式傳送地址和數(shù)據(jù)，引腳定義與EPROM芯片類似，引腳較多，傳輸速率較高。另一類為串行EEPROM，地址、數(shù)據(jù)和控制信息均采用串行方式傳送，芯片引腳很少，體積也很小。串行EEPROM常用的總線接口標準有兩種：二線制的I2C（interintegratedcircuit）總線接口和三線制的SPI（serialperipheralinterface）總線接口。5.2.3半導體只讀存儲器ROM525.閃速存儲器（flashmemory）簡稱“閃存”，也稱FLASH-ROM。一種新型的EEPROM芯片，它的功能與EEPROM類似，但工作機制不同于常規(guī)的EEPROM，具有集成度高、功耗低、價錢便宜等特點。5.2.3半導體只讀存儲器ROM53常見的閃存技術NORFlash技術由Intel公司提出，源于傳統(tǒng)的EPROM器件，讀寫操作與SRAM器件近似，可靠性高、讀取速度快，適用于存儲可執(zhí)行程序，如BIOS固件、引導程序、操作系統(tǒng)等。NANDFlash技術由東芝公司最早提出，其特點是集成度高、擦寫速度快，芯片尺寸小，引腳少，只能采用串行訪問方式，所以讀取速度慢，適合于存儲數(shù)據(jù)，常用于移動存儲設備。在PC機中的SSD（SolidStateDrives）固態(tài)硬盤也大多基于NAND閃存。5.3半導體存儲器接口545.3半導體存儲器接口55【學習目標】

了解存儲器接口電路的設計原則，掌握存儲芯片的擴展方法、地址譯碼方式以及不同譯碼方式下存儲器芯片的地址范圍，了解8086存儲器的組織方式以及CPU與DRAM芯片接口電路的組成。【主要內(nèi)容】

半導體存儲器與CPU連接時的接口技術存儲芯片的擴展地址譯碼的方式8086存儲器的組織CPU與DRAM芯片的接口電路。5.3.1存儲器與CPU的連接原則上是將存儲器的地址線、數(shù)據(jù)線和控制線分別與CPU的地址總線、數(shù)據(jù)總線與控制總線對應相連需要注意的問題：CPU總線的驅動能力小規(guī)模系統(tǒng)中，CPU可以與存儲器直接相連。在較大規(guī)模的存儲系統(tǒng)中，需要增加緩沖器或總線驅動器，提高總線的驅動能力。CPU時序與存儲器芯片存取速度的配合快速CPU與慢速存儲器時序的配合更換匹配的芯片或插入等待時序565.3.1存儲器與CPU的連接存儲器的地址分配及片選問題合理分配存儲器的地址存儲器芯片容量的擴展芯片選擇，即片選端設計DRAM控制器CPU和DRAM芯片之間的接口電路，將CPU信號轉換成DRAM芯片所需要的信號多為集成芯片存儲器結構的選定單體結構還是多體結構8位數(shù)據(jù)總線的微機系統(tǒng)，可以采用單體結構16位、32位或64位的微機系統(tǒng)，采用多體結構575.3.2存儲芯片的擴展組成實際需要的主存儲器時，單個半導體芯片無法滿足存儲器字數(shù)（存儲單元數(shù)）和位數(shù)（數(shù)據(jù)線位數(shù)）的要求，需要將若干芯片連接到一起，在字向和位向上進行擴展，構成主存儲器所需要的存儲容量。位并聯(lián)法字擴展法字位雙向擴展581.位并聯(lián)法位并聯(lián)法是在主存儲器的字數(shù)與存儲器芯片的字數(shù)相同的情況下，對存儲單元的位數(shù)進行擴展

M×N芯片→M×8主存儲器擴展方法：①所需芯片數(shù)＝8／N N：芯片中存儲單元的位數(shù)。②把所有芯片的地址線、片選線、讀/寫控制線看各自并接到一起591.位并聯(lián)法60【例5-6】8片16K×1的存儲器芯片組成16K×8存儲器2.字擴展法位數(shù)不變，在字向進行擴充61【例5-7】用16K×8位的存儲器芯片組成64K×8位存儲器。需要用4片16K×8位的存儲器芯片，地址線、數(shù)據(jù)線、讀/寫控制線各自并聯(lián)片選信號則單獨引出以區(qū)分各片地址2.字擴展法62字擴展法組成64K×8位存儲器3.字位擴展法實際工作的主存儲器，通常在字向和位向都要進行擴展。如L×K位的存儲芯片組成存儲容量為M×N位存儲器總共需要M/L×N/K個存儲器芯片進行字位擴展時，通常先在位向上進行擴展，按存儲器字長要求構成芯片組再對芯片組進行字向擴展，使總的存儲容量滿足要求。633.字位擴展法【例5-8】使用2K×4位存儲器芯片組成8K×8位的存儲器

芯片數(shù)量為8/2×8/4=8片

先在位向上擴展，采用位并聯(lián)法，每兩片為一組，即一頁；

然后在字向上擴展，采用字擴展法，共四組。643.字位擴展法6511根片內(nèi)地址線2根片選地址線奇數(shù)片接D7~D4偶數(shù)片接D3~D05.3.3存儲器的地址譯碼

半導體存儲器與CPU的連接CPUMEM地址線數(shù)據(jù)線讀寫控制線片內(nèi)地址線片選地址線地址線數(shù)據(jù)線讀寫控制線片選控制線對應連接對應連接直接連接直接連接譯碼方案兩種地址選擇信號。選擇特定的存儲芯片（組）→“片選尋址”或“片選”選擇芯片（組）內(nèi)的存儲單元→“片內(nèi)尋址”或“字選”存儲芯片片選端的處理方法1.片選端常有效最簡單的處理方法是令存儲芯片的片選端始終有效，不與微機系統(tǒng)的高位地址線發(fā)生任何聯(lián)系。該芯片的存儲容量就是整個系統(tǒng)的存儲容量。這種方法簡單易行，但缺點是難以擴充存儲容量，主要用于單片存儲容量較大而系統(tǒng)存儲容量較小的場合67片選端常有效、線選法、部分譯碼法和全譯碼法2.線選法將存儲芯片的片選端直接與系統(tǒng)的高位地址線相連，當該地址線輸出有效電平時，芯片被選中。如果系統(tǒng)中有多組存儲芯片，則每組連接一根高位地址線。每次尋址時，只能有一位片選信號線有效，不允許多位同時有效，以保證每次只選中一個芯片（組）。68【例5-9】4K

1位的存儲芯片組成16K

8位的存儲器69地址范圍：設未連地址線為1，以第一組為例A15A14A13A12A11A10……A1A0最低地址111000……00最高地址111011……11E000HEFFFH表5-2線選法的地址分配70用線選方案構成的存儲器，地址不連續(xù)，編程較困難。只適用于較小的存儲器系統(tǒng)芯片組片選地址片內(nèi)地址地址范圍A15~A12A11……….A1A01#1110000000000000E000H最低地址111111111111EFFFH最高地址2#1101000000000000D000H最低地址111111111111DFFFH最高地址3#1011000000000000B000H最低地址111111111111BFFFH最高地址4#01110000000000007000H最低地址1111111111117FFFH最高地址3.全譯碼全譯碼就是讓系統(tǒng)的全部地址線均參與對存儲器的譯碼尋址高位地址線參與片選譯碼，低位地址線用作片內(nèi)尋址采用全譯碼后，存儲芯片中的每個存儲單元有一個唯一的地址，不存在地址重復的現(xiàn)象譯碼電路比較復雜，連線也較多。【例5-10】用4片16K×8位的存儲器芯片組成64K×8位存儲器，采用全譯碼方式的存儲器電路。71中央處理器CPUA15A14A13A0WED7D0…譯碼器CS16K×8WECS16K×8WECS16K×8WECS16K×8WE00011110……………低14位片內(nèi)地址高2位片選地址芯片號地址范圍片選片內(nèi)地址十六進制表示A15A14A13…A1A0第一片最低地址最高地址000000000000000000111111111111110000H3FFFH地址線、數(shù)據(jù)線、讀寫控制線各自并聯(lián)芯片各芯片地址范圍片選片內(nèi)地址十六進制表示

A15~A14A13…

A1A0第一片最低地址0000,0000,0000,00000000H

最高地址0011,1111,1111,1111

3FFFH第二片最低地址0100,0000,0000,00004000H

最高地址0111,1111,1111,1111

7FFFH第三片最低地址1000,0000,0000,00008000H

最高地址1011,1111,1111,1111

BFFFH第四片最低地址1100,0000,0000,0000C000H

最高地址1111,1111,1111,1111

FFFFH4.部分譯碼部分譯碼就是系統(tǒng)地址總線的一部分參與譯碼，還有一些地址線沒有參與譯碼通常是高位地址線的一部分作為譯碼器的輸入，經(jīng)譯碼產(chǎn)生片選信號沒有參與譯碼的地址線可以為0也可以為1，都不影響對存儲芯片的尋址。因此，采用部分譯碼可以簡化電路，但每個存儲單元會對應多個地址，出現(xiàn)“地址重疊”的現(xiàn)象，造成系統(tǒng)地址空間資源的浪費。74【例5-11】采用部分譯碼組成存儲器的連接電路75A11沒有參與譯碼，可為0，也可為16116A的地址范圍是？A19A18A17A16A15A14A13A12A11

A10……...…..A0

最低地址:1010,0000,0000,0000,0000

最高地址:1010,0000，0111,1111,1111A0000H~A07FFH由于A11沒有用上，存在地址覆蓋！A0800H~A0FFFH115.3.48086的存儲器組織778086CPU的數(shù)據(jù)總線為16位可執(zhí)行8位和16位數(shù)據(jù)操作微機系統(tǒng)的存儲單元是8位訪問一次存儲器只能進行8位數(shù)據(jù)的存取操作Keyword：16位數(shù)據(jù)總線與8位存儲器的接口存儲器與8086連接時，將1MB的存儲空間分為兩個存儲體偶地址存儲體+奇地址存儲體8086CPU與存儲器連接78片選片選片內(nèi)地址存儲體的選擇79A0數(shù)據(jù)傳送00偶、奇存儲體同時工作，傳送16位字數(shù)據(jù)01偶存儲體工作，低8位字節(jié)數(shù)據(jù)10奇存儲體工作，高8位字節(jié)數(shù)據(jù)11兩存儲體均不工作8086CPU既可以同時訪問兩個存儲體，進行字數(shù)據(jù)的操作；也可以只訪問一個存儲體，進行字節(jié)數(shù)據(jù)的操作。如果一個16位字數(shù)據(jù)存放在偶地址（規(guī)則字），8086只需啟動一次總線操作即可訪問這16位數(shù)據(jù)；如果存放在奇地址（非規(guī)則字），8086則需要啟動兩次總線操作；先低8位，后高8位16位字數(shù)據(jù)應盡量按照規(guī)則字格式，從偶地址開始存放5.3.5動態(tài)RAM的連接80【例5-12】IBMPC/XT中使用兩片2164DRAM（64K×1）作為主存儲器的示意圖，圖中沒有畫出存儲校驗和總線緩沖部分。5.3.5動態(tài)RAM的連接811）2164的兩根單向數(shù)據(jù)線DIN和DOUT通過緩沖器連接到一起，組成一根雙向數(shù)據(jù)線。每8片2164經(jīng)過位擴充組成一組8位存儲器。2）2164有8根地址線，采用分時方式輸入16位地址。行列地址由多路開關負責切換，切換的時間控制由譯碼及時序控制電路來提供。3）對2164的訪問分為讀寫和刷新兩種，由開關K對這兩種訪問方式進行切換。4）2164沒有片選端

提供選通功能的是一對行/列地址選通信號RAS/CAS。5）2164的讀寫控制只使用一個控制線。當它為低電平時，控制向芯片寫入數(shù)據(jù)，否則將從芯片內(nèi)讀取數(shù)據(jù)。5.432位微型計算機存儲技術825.432位微型計算機存儲技術83【主要內(nèi)容】

本節(jié)為擴展內(nèi)容，介紹32位微型計算機存儲器的先進技術交叉存儲器的組織及其接口高速緩沖存儲器虛擬存儲器5.4.132位微型計算機的存儲器接口8432位微處理器數(shù)據(jù)總線為32位，可對8位、16位、32位數(shù)據(jù)進行操作；存儲單元為8位如何接口？交叉編址的存儲器

5.4.132位微型計算機的存儲器接口85存儲模塊內(nèi)存儲單元的編址方式：順序方式存儲模塊內(nèi)相鄰存儲單元的地址是連續(xù)的。優(yōu)點：獨立工作，某一模塊出現(xiàn)故障不影響其他模塊的工作；擴充方便缺點：各模塊串行工作，帶寬受到限制。當CPU數(shù)據(jù)總線寬度大于存儲單元位數(shù)時，無法充分利用總線帶寬，造成了資源的浪費。交叉方式同一個模塊內(nèi)的地址不連續(xù)可充分利用數(shù)據(jù)總線的寬度，一次總線操作可以訪問多個連續(xù)存儲單元，可實現(xiàn)多模塊流水式并行存取，大大提高存儲器的帶寬。32位微處理器的存儲器組織86交叉存儲器結構，主存儲器分為4個存儲容量相同的存儲體32位微處理器的存儲器組織87交叉存儲器結構，主存儲器分為4個存儲容量相同的存儲體80486CPU的32位地址總線中，外部輸出的地址線只有A31~A2，低2位A1~A0由內(nèi)部編碼產(chǎn)生4個存儲體選擇信號BE0~BE3，控制不同數(shù)據(jù)的訪問。BE0~BE3由CPU根據(jù)指令產(chǎn)生需要訪問8位字節(jié)數(shù)據(jù)時，僅有一個選擇信號有效；訪問16位字數(shù)據(jù)時，存儲體0和1，或者存儲體2和3同時有效；訪問32位雙字數(shù)據(jù)時，4個存儲體同時有效。【例5-13】32位微處理器與交叉存儲器接口構成32位存儲器系統(tǒng)88各存儲體的8位數(shù)據(jù)線并行連接到CPU數(shù)據(jù)線D31~D0存儲體的15位地址A14~A0連接CPU的地址總線A16~A2片選信號CE由高位地址線的譯碼結果和BE0~BE3相“與”產(chǎn)生A31~A2選中各存儲體中的相同地址單元，BE0~BE3決定對其中1個或幾個字節(jié)單元進行讀/寫操作5.4.2高速緩沖存儲器Cache891.Cache的功能及工作原理為了解決CPU和主存之間速度不匹配問題，微型計算機普遍采用了Cache-主存的存儲體系，在CPU和主存之間增加一級或多級速度與CPU速度匹配的高速緩沖存儲器（Cache），向CPU高速提供指令和數(shù)據(jù)，從而加快程序執(zhí)行的速度，提高存儲系統(tǒng)的性能價格比。在Pentium系統(tǒng)中，Cache為兩級結構，其中L1Cache集成在CPU內(nèi)部，L2Cache在主板上，介于CPU與主存之間。Cache通常由高速的雙極型半導體存儲器或SRAM組成，其功能全部由硬件實現(xiàn)，即由Cache控制器對Cache的操作進行控制，并對程序員透明。兩級Cache存儲器系統(tǒng)90設置Cache的技術基礎：程序訪問的局部性程序對存儲器的訪問表現(xiàn)出時間和空間相對集中的特征，即在一個較短的時間間隔內(nèi)，程序要訪問的存儲單元大多集中在存儲器的某個局部區(qū)域。Cache的工作原理91Cache存儲系統(tǒng)采用模塊化結構，主存和Cache等分為若干個相同大小的塊（或行），每一個塊由若干個字（或字節(jié)組成）。分配給Cache的地址存放在一個相聯(lián)存儲圖表CAM中2.Cache存儲器的地址映像92為了把信息放到Cache存儲器中，必須應用某種函數(shù)把主存地址映像到Cache中定位，稱作地址映像。這些函數(shù)通常稱作映像函數(shù)。在信息按這種映像關系裝入Cache后，執(zhí)行程序時，應將主存地址變成Cache地址，這個變換過程叫做地址變換。地址映像和變換是密切相關的。地址映像方式有直接映像、全相聯(lián)映像和組相聯(lián)映像。直接映像方式93在直接映像方式中，主存的每一塊只能映像到Cache中唯一一個特定位置，相當于把主存空間按照Cache的大小分成區(qū)，每區(qū)內(nèi)的各塊只能按位置一一對應到Cache中的相應位置上。假如主存空間被分為2m行（行號分別為0，1，…，i，…，2m-1），每行的大小為2b個字；Cache存儲空間被分為2c行（行號為0，1，…，j，…，2c-1），每行大小同樣為2b個字。在直接映像方式中主存和Cache中行號的對應關系如下圖所示。直接映像方式94直接映像函數(shù)j：Cache的行號i：主存的行號優(yōu)點：實現(xiàn)簡單某頁面標記與主存地址高t位符合，則命中缺點：不夠靈活3.替換策略95當需要將新的主存信息寫入到Cache，而Cache的存儲空間已被占滿時，如何替換掉Cache中原有的內(nèi)容選擇替換策略的主要目標是獲得最高命中率常用的替換策略（也稱替換算法）隨機算法（RANDom，RAND）先進先出算法（First-In-First-Out，F(xiàn)IFO）最近最少使用算法（LeastRecentlyUsed，LRU）3.替換策略96隨機算法是隨機選擇替換的頁面。算法比較簡單，容易實現(xiàn)，但沒有依據(jù)“程序訪問局部性”原理，所以不能提高系統(tǒng)的Cache命中率。FIFO算法選擇最早裝入Cache的行作為被替換的行。優(yōu)點是算法簡單，容易實現(xiàn)；缺點同隨機算法。LRU算法能夠比較正確地利用“程序訪問局部性”原理，替換掉最近訪問最少的Cache行。它建立在非常合理的假設之上，即當前最少使用的行很可能也是最近的將來最少訪問的行，從而避免了FIFO的缺點但是LRU實現(xiàn)起來比較復雜。需要設置一個稱為年齡計數(shù)器的硬件或軟件計數(shù)器。4.更新方式97Cache中所存的信息是主存部分內(nèi)容的副本，即裝入Cache的信息同時保存在Cache和主存中，Cache的內(nèi)容應該與主存的內(nèi)容保持一致。當程序對Cache執(zhí)行了寫入操作時，Cache的內(nèi)容將變化，而主存的內(nèi)容不變，這就造成了Cache與主存內(nèi)容的不一致，從而影響到程序的正常運行。Cache的寫入策略用于解決寫入Cache引起的Cache和主存內(nèi)容不一致的問題。常用的寫入策略有通寫法（writethrough）、回寫法（writeback）和緩沖通寫法（bufferedwritethrough）。4.更新方式—