實驗指導書-專用集成電路

1、實驗一 EDA軟件實驗實驗性質(zhì)：驗證性 實驗級別：必做開課單位：信息與通信工程學院通信工程系 學時：2學時一、實驗?zāi)康模?、了解Quartus II軟件的功能。2、初步掌握Quartus II的VHDL輸入方法。3、掌握Quartus II編譯、功能仿真和時序仿真。 4、掌握Quartus II管腳分配、綜合與實現(xiàn)、數(shù)據(jù)流下載方法。5、了解所編電路器件資源的消耗情況。二、實驗器材：計算機、Quartus II軟件三、實驗內(nèi)容：本實驗以8位二進制加法器為例，在Quartus II軟件平臺上完成設(shè)計電路的VHDL文本輸入，編輯，編譯，仿真，關(guān)鍵分配和編程下載等操作。下載芯片選擇Altera公司的F

2、LEX10K系列的EPF10K10LC84-3器件。四、實驗步驟：1、8位加法器的VHDL源程序的輸入在Quartus II環(huán)境下，執(zhí)行“file”的“New Project Wizard”命令，為8位加法器建立設(shè)計項目。項目名稱為adder8.點擊下一步，出現(xiàn)選擇芯片對話框，我們選擇FLEX10K系列的EPF10K10LC84-3器件作為仿真芯片點擊下一步，選擇默認選項，點擊finish完成設(shè)置。在Quartus II環(huán)境下，執(zhí)行“file”的“New”命令,在彈出的編輯文件類型對話框中，選擇“VHDL File”,點擊ok進入Quartus II文本編輯方式，在文本框中編輯輸入8位加法器的

3、VHDL源程序，如下圖所示：8位加法器的VHDL源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;-*ENTITY adder8 IS PORT( CIN : IN INTEGER RANGE 0 TO 1; A : IN INTEGER RANGE 0 TO 255; B : IN INTEGER RANGE 0 TO 255; SUM : OUT INTEGER RANGE 0 TO 255; COUNT: OUT INTEG

4、ER RANGE 0 TO 1 );END adder8;-*ARCHITECTURE A_adder8 OF adder8 ISSIGNAL SINT:INTEGER RANGE 0 TO 511;BEGINSINT=A+B+CIN;SUM=SINT WHEN SINT=255 ELSESINT-256;COUNT=0 WHEN SINT=255 ELSE1;END A_adder8;在VHDL源程序中，A和B是兩個8位二進制輸入信號，CIN是低位進位輸入信號，SUM是8位加數(shù)之和的輸出信號，COUT是向高位進位的輸出信號。2、設(shè)計文件存盤與編譯完成程序編輯后，以adder8.vhd為文件名

5、將8位加法器的VHDL源程序設(shè)計文件保存在工程目錄中，*.vhd表示VHDL文本文件。在Quartus II環(huán)境下，執(zhí)行“Processing”的“start Compilation”命令，或者在主窗口上直接單擊“start Compilation”按鈕，對adder8.vhd設(shè)計文件進行編譯。如果輸入無語法錯誤的話，編譯完成后的結(jié)果如下圖所示：結(jié)果中給出了所設(shè)計的程序占選用芯片的資源情況，adder8所占用的EPF10K10LC84-3芯片宏單元的2%，占用引腳數(shù)為44%，沒有用存儲單元。3、仿真設(shè)計文件程序編譯完成后，重新執(zhí)行“file”的“New”命令,在彈出的編輯文件類型對話框中，選擇

6、“other file”中的“Vector Waveform File”,點擊“ok”。在彈出的新對話框中單擊右鍵，選擇“Insert Node or Bus”命令，在所彈出的對話框中點擊“Node Finder”命令點擊“l(fā)ist”命令，點擊“ok”,給所要仿真的輸入信號賦初值，現(xiàn)給A的值為32，B為2，CIN為0。波形文件編輯結(jié)束后，以adder8.vwf為文件名將波形文件保存在工作目錄中。波形文件存盤后，執(zhí)行執(zhí)行“Processing”的“start Simulation”命令,8位加法器電路的仿真波形如圖所示：4、引腳分配執(zhí)行“Assignments”菜單中的“Pin Planner”

7、命令，為芯片進行引腳分配，如下圖所示：5、編程下載完成引腳鎖定操作后，再次對設(shè)計文件進行編譯，排查錯誤并生成編程下載文件，執(zhí)行Quartus II主窗口“Tools”菜單下的“Programmer”命令，設(shè)置編程方式為ByteBlasterMV方式，并將“JTAG”模式更改為“Passive Serial”模式。用并行電纜將開發(fā)實驗平臺與計算機的并口接在一起，執(zhí)行Quartus II的“Start Programming”命令，將8位加法器設(shè)計文件下載到EPF10K10LC84-3目標芯片中，硬件驗證8位加法器的功能。五、預(yù)習與思考：思考：如何用原理圖實現(xiàn)8位加法器設(shè)計，兩種設(shè)計方法各有什么優(yōu)

8、勢。實驗二EDA軟件和EDA實驗箱操作實驗實驗性質(zhì)：驗證性 實驗級別：必做開課單位：信息與通信工程學院通信工程系 學時：2學時一、實驗?zāi)康模?、掌握Quartus II的原理圖文件輸入和元件庫的調(diào)用方法。2、掌握Quartus II軟件圖標的生成方法和調(diào)用方法。 3、掌握Quartus II原理圖設(shè)計、管腳分配、綜合與實現(xiàn)、數(shù)據(jù)流下載方法。二、實驗器材：計算機、Quartus II軟件三、實驗內(nèi)容：用實驗一所設(shè)計的8位二進制加法器的VHDL文件生成一個adder8的元件，在Quartus II軟件原理圖設(shè)計平臺上完成adder8元件的調(diào)用，用原理圖的方法設(shè)計一個8位二進制加法器，實現(xiàn)編譯，仿真

9、，管腳分配和編程下載等操作。下載芯片選擇Altera公司的FLEX10K系列的EPF10K10LC84-3器件。四、實驗步驟：1、用實驗一所設(shè)計的8位二進制加法器的VHDL文件生成一個adder8的元件打開實驗一所建的adder8項目文件，執(zhí)行“file”的“create/update”的“create symbol files for current file”命令，生成adder8元件。關(guān)閉當前項目。 執(zhí)行“file”的“New Project Wizard”命令，新建項目文件，過程與實驗一相同。然后執(zhí)行“file”的“New”命令,在彈出的編輯文件類型對話框中，選擇“block diag

10、ram/schematic file”點擊ok，我們就生成了一個功能為實驗一VHDL語言所設(shè)計的電路功能的原理圖的元件。2、元件庫的調(diào)用在Quartus II環(huán)境下，執(zhí)行“edit”的“insert symbol”命令,在彈出的編輯文件類型對話框中，選擇“project”下的“adder8”點擊ok進入Quartus II原理圖編輯方式，在編輯區(qū)中加入所選元件，如下圖所示：3、用所調(diào)用的元件實現(xiàn)8位二進制加法器給所調(diào)用的元件加上輸入輸出，完成程序編輯后，以*.bdf為文件名將8位加法器的原理圖設(shè)計文件保存在工程目錄中。在Quartus II環(huán)境下，執(zhí)行“Processing”的“start C

11、ompilation”命令，或者在主窗口上直接單擊“start Compilation”按鈕，對*.bdf設(shè)計文件進行編譯。如果無錯誤的話，編譯完成后的結(jié)果如下圖所示：程序編譯完成后，重復(fù)執(zhí)行實驗一中的步驟3、4、5，實現(xiàn)時序仿真，管腳分配和芯片下載，完成設(shè)計。五、預(yù)習與思考：思考：比較VHDL語言和原理圖的設(shè)計方法，這兩種設(shè)計各有哪些優(yōu)缺點。實驗三 組合邏輯電路的VHDL語言實現(xiàn)實驗性質(zhì)：驗證性 實驗級別：必做開課單位：信息與通信工程學院通信工程系 學時：2學時一、實驗?zāi)康模?、掌握VHDL語言設(shè)計基本單元及其構(gòu)成2、掌握用VHDL語言設(shè)計基本的組合邏輯電路的方法。3、掌握VHDL語言的主要

12、描述語句。二、實驗器材：計算機、Quartus II軟件三、實驗內(nèi)容：1、用VHDL語言實現(xiàn)帶使能端的3-8譯碼器的設(shè)計并實現(xiàn)功能仿真。2、用VHDL語言實現(xiàn)優(yōu)先編碼器的設(shè)計并實現(xiàn)功能仿真。3、用VHDL語言實現(xiàn)四選一選擇器的設(shè)計并實現(xiàn)功能仿真。四、實驗步驟：（一）、用VHDL語言實現(xiàn)帶使能端的3-8譯碼器的設(shè)計并實現(xiàn)功能仿真。3-8譯碼器是最常用的一種小規(guī)模集成電路，它有3個二進制輸入端a、b、c和8個譯碼輸出端y0-y7。對輸入a、b、c的值進行譯碼，就可以確定輸出端y0-y7的哪一個輸出端變?yōu)橛行В瑥亩_到譯碼的目的。其真值表如下所示：選通輸入二進制輸入端譯碼輸出端g1g2ag2bcba

13、Y0Y1Y2Y3Y4Y5Y6Y7XX0111111111XX00000000X1X00000000XXX00001111XXX00110011XXX010101011110111111111110111111111110111111111110111111111110111111111110111111111110111111111110用if語句和case語句分別實現(xiàn)3-8譯碼器的VHDL設(shè)計，比較兩種設(shè)計方式有什么不同。仿真驗證3-8譯碼器的功能。（二）、用VHDL語言實現(xiàn)優(yōu)先編碼器的設(shè)計并實現(xiàn)功能仿真。優(yōu)先計編碼器常用于中斷的優(yōu)先級控制，以8輸入，3位二進制輸出的優(yōu)先級編碼器為例，當其中

14、一個輸入有效時，就可以輸出一個對應(yīng)得3位二進制 編碼。另外，當同時有幾個輸入有效時，將輸出優(yōu)先級最高的那個輸入所對應(yīng)得二進制編碼。其真值表如下所示：輸入二進制編碼輸出Input7Input6Input5Input4Input3Input2Input1Input0Y2Y1Y0xxxxxxx0111xxxxxx01110xxxxx011101xxxx0111100xxx01111011xx011111010x0111111001x1111111000用VHDL語言實現(xiàn)優(yōu)先編碼器的設(shè)計并實現(xiàn)功能仿真驗證其功能。（三）、用VHDL語言實現(xiàn)四選一選擇器的設(shè)計并實現(xiàn)功能仿真。選擇器常用于信號的切換，四選一

15、選擇器可以用于4路信號的切換。其真值表如下所示：選擇輸入數(shù)據(jù)輸入數(shù)據(jù)輸出baInput0Input1Input2Input3y000xxx0001xxx101x0xx001x1xx110xx0x010xx1x111xxx0011xxx11用VHDL語言實現(xiàn)四選一選擇器的設(shè)計并實現(xiàn)功能仿真。五、預(yù)習與思考：預(yù)習：在實驗前編好實驗程序，做實驗時驗證。實驗四 時序邏輯電路的VHDL語言實驗實驗性質(zhì)：驗證性 實驗級別：必做開課單位：信息與通信工程學院通信工程系 學時：2學時一、實驗?zāi)康模?、掌握用VHDL語言設(shè)計基本的時序邏輯電路及仿真。 2、掌握VHDL順序語句和并行語句的異同3、掌握觸發(fā)器同步復(fù)位

16、和異步復(fù)位的實現(xiàn)方式。4、掌握Quartus II軟件時鐘的加入方法。5、掌握信號和變量的主要區(qū)別。二、實驗器材：計算機、Quartus II軟件三、實驗內(nèi)容：1、設(shè)計帶使能的遞增計數(shù)器2、在步驟1的基礎(chǔ)上設(shè)計一帶使能的同步（異步）復(fù)位的遞增（遞減）計數(shù)器3、在步驟1的基礎(chǔ)上設(shè)計同步（異步）清零的同步（異步）復(fù)位的遞增（遞減）計數(shù)器四、實驗步驟：1、設(shè)計帶使能的遞增計數(shù)器。2、在步驟1的基礎(chǔ)上設(shè)計一帶使能的同步復(fù)位的遞增計數(shù)器并實現(xiàn)時序仿真。3、在步驟1的基礎(chǔ)上用信號設(shè)計一帶使能的同步復(fù)位的遞增計數(shù)器并實現(xiàn)時序仿真。4、用變量設(shè)計一帶使能的同步復(fù)位的可增可減計數(shù)器并實現(xiàn)時序仿真，比較信號和變量

17、的不同。5、在步驟1的基礎(chǔ)上設(shè)計異步清零的異步清零的遞增（遞減）計數(shù)器，和步驟二中同步設(shè)計比較，清零信號和時鐘信號位置不同時仿真結(jié)果有何不同，同時理解VHDL語言順序語句和并行語句的區(qū)別。五、預(yù)習與思考：思考：VHDL語言中信號和變量有什么區(qū)別？實驗五 VHDL層次化設(shè)計方法實驗實驗性質(zhì)：設(shè)計性 實驗級別：必做開課單位：信息與通信工程學院通信工程系 學時：2學時一、實驗?zāi)康模?、掌握用VHDL語言層次化設(shè)計的基本方法。 2、掌握GENERATE語句的用法。二、實驗器材：計算機、Quartus II軟件三、實驗內(nèi)容：設(shè)計一8位異步計數(shù)器，它的上一位計數(shù)器的輸出作為下一位計數(shù)器的時鐘信號，一級一級

18、串行連接構(gòu)成一個異步計數(shù)器。各個D觸發(fā)器模塊采用VHDL語言編寫，分別用原理圖和VHDL語言元件調(diào)用的方法實現(xiàn)8位異步計數(shù)器的設(shè)計。四、實驗步驟：（一）、在原理圖中調(diào)用VHDL生成的D觸發(fā)器模塊實現(xiàn)8位異步計數(shù)器的設(shè)計 1、在Quartus II環(huán)境中新建vhdl文本編輯文件，設(shè)計帶清零端的D觸發(fā)器并編譯仿真。 2、將步驟1所設(shè)計的D觸發(fā)器生成一個元件。3、新建原理圖文件，調(diào)用步驟2所生成的D觸發(fā)器元件，在原理圖中實現(xiàn)8位異步計數(shù)器。（二）、用VHDL的COMPONENT語句調(diào)用VHDL生成的D觸發(fā)器模塊實現(xiàn)8位異步計數(shù)器的設(shè)計。 1、在Quartus II環(huán)境中新建vhdl文本編輯文件，設(shè)計帶清零端的D觸發(fā)器并編譯仿真。2、在同一個程序中用COMPONENT語句實現(xiàn)8位異步計數(shù)器的設(shè)計。五、預(yù)習與思考：實驗六 綜合實驗實驗性質(zhì)：設(shè)計性 實驗級別：必做開課單位：信息與通信工程學院通信工程系 學時：2學時一、實驗?zāi)康模?、掌握用VHDL語言實現(xiàn)比較大型的電路的方法。 2、繼續(xù)鞏固cpld技術(shù)層次化設(shè)計方法。二、實驗器材：計算機、Quartus II軟件三、實驗內(nèi)容