1.1可編程邏輯器件概述.ppt

1、第1章FPGA系統(tǒng)設(shè)計(jì)基礎(chǔ),內(nèi)容提要,本章介紹了可編程邏輯器件的編程器件工作原理，可編程邏輯器件的基本結(jié)構(gòu)和電路表示方法，現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法，優(yōu)秀FPGA設(shè)計(jì)的重要特征，可編程邏輯器件的一般設(shè)計(jì)流程，基于MAX十plus的設(shè)計(jì)流程，基于Quartus的設(shè)計(jì)流程，基于ISE的設(shè)計(jì)流程，Altera的可編程邏輯器件設(shè)計(jì)工具，Xilinx的可編程邏輯器件設(shè)計(jì)工具。,知識(shí)要點(diǎn),可編程邏輯器件 FPGA 設(shè)計(jì)方法 設(shè)計(jì)流程 設(shè)計(jì)工具。,教學(xué)建議,本章的重點(diǎn)是掌握現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法和FPGA設(shè)計(jì)流程的概念。建議學(xué)時(shí)數(shù)為24學(xué)時(shí)。FPGA的設(shè)計(jì)方法和設(shè)計(jì)流程，需要通過(guò)實(shí)際的設(shè)計(jì)過(guò)程加深理解。注意不同

2、設(shè)計(jì)工具的特點(diǎn)，注意不同設(shè)計(jì)工具的設(shè)計(jì)流程的相同點(diǎn)和不同點(diǎn)。FPGA設(shè)計(jì)工具的使用需要在以后章節(jié)中進(jìn)行學(xué)習(xí)。,1.1可編程邏輯器件基礎(chǔ),1.1.1 概述 可編程邏輯器件（Programmable Logic Device，簡(jiǎn)稱為 PLD）是20世紀(jì)70年代發(fā)展起來(lái)的一種新型邏輯器件，是目前數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件基礎(chǔ)。目前生產(chǎn)和使用的PLD產(chǎn)品主要有PROM、現(xiàn)場(chǎng)可編程邏輯陣列 FPLA（Field Programmable Logic Array）、可編程陣列邏輯 PAL（ Programmable Array Logic）、通用陣列邏輯 GAL（Generic Array Logic）、可擦

3、除的可編程邏輯器件EPLD（Erasable Programmable Logic Device）、復(fù)雜可編程邏輯器件CPLD（Complex Programmable Logic Device）、現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA（Field Programmable Gate Array）等幾種類型。其中EPLD、CPLD、 FPGA的集成度較高，屬于高密度PLD。,1.1.1 概述,可編程只讀存儲(chǔ)器PROM（包括EPROM、EEPROM）其內(nèi)部結(jié)構(gòu)是由“與陣列”和“或陣列”組成。它可以用來(lái)實(shí)現(xiàn)任何以“積之和”形式表示的各種組合邏輯。 可編程邏輯陣列PLA是一種基于“與一或陣列”的一次性編程器件，

4、由于器件內(nèi)部的資源利用率低，現(xiàn)已不常使用。 可編程陣列邏輯PAL也是一種基于“與一或陣列” 的一次性編程器件組成。PAL具有多種的輸出結(jié)構(gòu)形式，在數(shù)字邏輯設(shè)計(jì)上具有一定的靈活性。,通用可編程陣列邏輯 GAL是一種電可擦寫(xiě)、可重復(fù)編程、可設(shè)置加密位的PLD器件。GAL器件有一個(gè)可編程的輸出邏輯宏單元OLMC，通過(guò)對(duì)OLMC配置可以得到多種形式的輸出和反饋。比較有代表性的 GAL芯片是 GAL16V8、 GAL20V8和 GAL22V10，這幾種GAL幾乎能夠仿真所有類型的PAL器件，并具有100的兼容性。,可擦除的可編程邏輯器件EPLD的基本邏輯單位是宏單元，它由可編程的與一或陣列、可編程寄存器

5、和可編程 IO 3部分組成。由于EPLD特有的宏單元結(jié)構(gòu)、大量增加的輸出宏單元數(shù)和大的與陣列，使其在一塊芯片內(nèi)能夠更靈活性的實(shí)現(xiàn)較多的邏輯功能,復(fù)雜可編程邏輯器件CPLD是EPLD的改進(jìn)型器件，一般情況下， CPLD器件至少包含3種結(jié)構(gòu)：可編程邏輯宏單元、可編程IO單元和可編程內(nèi)部連線。部分CPLD器件還集成了RAM、FIFO或雙口RAM等存儲(chǔ)器，以適應(yīng)DSP應(yīng)用設(shè)計(jì)的要求。,現(xiàn)場(chǎng)可編程門(mén)陣列FPGA在結(jié)構(gòu)上由邏輯功能塊排列為陣列，并由可編程的內(nèi)部連線連接這些功能塊，來(lái)實(shí)現(xiàn)一定的邏輯功能。FPGA的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定，在工作時(shí)，這些配置數(shù)據(jù)存放在片內(nèi)的SRAM或者熔絲圖上。使用SRA

6、M的FPGA器件，在工作前需要從芯片外部加載配置數(shù)據(jù)，這些配置數(shù)據(jù)可以存放在片外的EPROM或其他存儲(chǔ)體上，人們可以控制加載過(guò)程，在現(xiàn)場(chǎng)修改器件的邏輯功能。,1.1.2 可編程邏輯器件的編程器件工作原理,可編程邏輯器件按照編程工藝又可分為4個(gè)種類：（l）熔絲（Fuse）或反熔絲（Antifuse）編程器件；(2)UEPROM編程器件；（3）EEPROM編程器件；（4）SRAM編程器件。前3類器件稱為非易失性器件，它們?cè)诰幊毯?，配置?shù)據(jù)保持在器件上；第4類器件為易失性器件，每次掉電后配置數(shù)據(jù)會(huì)丟失，因而在每次上電時(shí)需要重新進(jìn)行數(shù)據(jù)配置。,1.可編程只讀存儲(chǔ)器（PROM）,熔絲（Fuse）或反熔絲

7、（Antifuse）編程器件采用PROM結(jié)構(gòu)。PROM的總體結(jié)構(gòu)與掩模ROM相同，所不同的是在出廠時(shí)已經(jīng)在存儲(chǔ)矩陣的所有交叉點(diǎn)上全部制作了存儲(chǔ)元件。存儲(chǔ)元件通常有兩種電路形式：一種是由二極管組成的結(jié)破壞型電路；另一種是由晶體三極管組成的熔絲型電路，結(jié)構(gòu)示意圖如圖1.1.1所示。,圖1.1.1 PROM 結(jié)構(gòu)示意圖,在結(jié)破壞型PROM中，每個(gè)存儲(chǔ)單元都有兩個(gè)對(duì)接的二極管。這兩個(gè)二極管將字線與位線斷開(kāi)，相當(dāng)于每個(gè)存儲(chǔ)單元都存有信息“ 0”。如果將某個(gè)單元的字線和位線接通，即將該單元改寫(xiě)為“1”，需要在其位線和字線之間加100mA150mA電流，擊穿D1（使D1的 PN結(jié)短路）。這樣，該單元就被改寫(xiě)

8、為“1”。,在熔絲型可編程只讀存儲(chǔ)器中，存儲(chǔ)矩陣的每個(gè)存儲(chǔ)單元都有一個(gè)晶體三極管。該三極管的基極和字線相連，發(fā)射極通過(guò)一段鎳鉻熔絲和位線相連。在正常工作電流下，熔絲不會(huì)燒斷，這樣每個(gè)存儲(chǔ)單元都有一個(gè)PN結(jié)，表示該單元存有信息“1”。但是，如果在某個(gè)存儲(chǔ)單元的字線和位線之間通過(guò)幾倍的工作電流，該單元的熔絲立刻會(huì)被燒斷。這時(shí)字線、位線斷開(kāi)，該單元被改寫(xiě)為“0”。,PROM的存儲(chǔ)單元一旦由“0”改寫(xiě)為“1”或由“1”改寫(xiě)為“0”，就變成固定結(jié)構(gòu)，因此只能進(jìn)行一次編程。所以可編程只讀存儲(chǔ)器（PROM）也稱為一次可編程只讀存儲(chǔ)器。 在產(chǎn)品的開(kāi)發(fā)設(shè)計(jì)過(guò)程中，設(shè)計(jì)人員可以通過(guò)編程器將所需內(nèi)容（程序和數(shù)據(jù)）自

9、行寫(xiě)入PROM中得到所要求的ROM。,2. 可擦除的可編程只讀存儲(chǔ)器（EPROM）,最早研究成功并投入使用的EPROM是用紫外線照射進(jìn)行擦除的，并被稱之為EPROM。因此，現(xiàn)在一提到EPROM就是指的這種用紫外線擦除的可編程 ROM（Ultra-Violet Erasable Programmable Read-Only Memory，簡(jiǎn)稱 UVEPROM）。,EPROM采用MOS型電路結(jié)構(gòu)，其存儲(chǔ)單元通常由疊柵型MOS管組成。疊柵型MOS管通常采用增強(qiáng)型場(chǎng)效應(yīng)管結(jié)構(gòu)。疊柵注入 MOS管（Stacked-gate Injection Metal-Oxide-Semiconductor，簡(jiǎn)稱SI

10、MOS管）的結(jié)構(gòu)原理圖和符號(hào)如圖1.1.2所示。,圖1.1.2 SIMOS管 的結(jié)構(gòu)原理圖和符號(hào),以疊柵NMOS管為例，圖中疊柵型MOS管有兩個(gè)重疊的柵極：一個(gè)在上面，稱為控制柵，其作用與普通MOS管的柵極相似；另一個(gè)埋在二氧化硅絕緣層內(nèi)，稱為浮置柵。如果浮置柵上沒(méi)有電荷，疊柵MOS管的工作原理就與普通MOS管相似。當(dāng)控制柵上的電壓大于它的開(kāi)啟電壓時(shí)，即在柵極加上正常的高電平信號(hào)時(shí)，漏源之間可以有電流產(chǎn)生，SIMOS管導(dǎo)通。如果浮置柵上有電子，這些電子產(chǎn)生負(fù)電場(chǎng)。這時(shí)要使管子導(dǎo)通，控制柵必須加較大正電壓，以克服負(fù)電場(chǎng)的影響。換句話說(shuō)，如果浮置柵上有電子，管子的開(kāi)啟電壓就會(huì)增加，在柵極加上正常的

11、高電平信號(hào)時(shí)SIMOS管將不會(huì)導(dǎo)通。,浮置柵上的電荷是靠漏源及柵源之間同時(shí)加一較大電壓（例如 2025V編程電壓，正常工作電壓只有5V）而產(chǎn)生的。當(dāng)源極接地時(shí)，漏極的大電壓使漏源之間形成溝道。溝道內(nèi)的電子在漏源間強(qiáng)電場(chǎng)的作用下獲得足夠的能量。同時(shí)借助于控制柵正電壓的吸引，一部分電子穿過(guò)二氧化硅薄層進(jìn)入浮置柵。當(dāng)高壓電源（例如2025V編程電壓）去掉后，由于浮置柵被絕緣層包圍，它所獲得的電子很難泄漏，因此可以長(zhǎng)期保存。浮置柵上注入了電荷的SIMOS管相當(dāng)于寫(xiě)入了數(shù)據(jù)“1”，未注入電荷的相當(dāng)于存入了數(shù)據(jù)“0”。,當(dāng)浮置柵帶上電子后，如果要想擦去浮置柵上的電子，可采用強(qiáng)紫外線或x射線對(duì)疊柵進(jìn)行照射，

12、當(dāng)浮置柵上的電子獲得足夠的能量后，就會(huì)穿過(guò)絕緣層返回到襯底中去,3. 電信號(hào)擦除的可編程ROM（EEPROM）,EEPROM（也有寫(xiě)成E2PROM）是一種可以用電信號(hào)擦除和改寫(xiě)的可編程ROM。EEPROM的擦除和改寫(xiě)電流很小，在普通工作電源條件下即可進(jìn)行，擦除時(shí)不需要將器件從系統(tǒng)上拆卸下來(lái)。 EEPROM不僅可以整體擦除存儲(chǔ)單元內(nèi)容，還可進(jìn)行逐字擦除和逐字改寫(xiě)。,EEPROM的電路結(jié)構(gòu)與UVEPROM的主要區(qū)別是構(gòu)成存儲(chǔ)單元的MOS管的結(jié)構(gòu)不同。EEPROM的存儲(chǔ)單元采用浮置柵型場(chǎng)效應(yīng)管（Floating gate Tunnel Oxide，簡(jiǎn)稱 Flotox管），其結(jié)構(gòu)如圖1.1.3所示，F(xiàn)

13、lotox管也屬于N溝道增強(qiáng)型的MOS管。這種場(chǎng)效應(yīng)管有兩個(gè)浮置柵，漏極上方有一個(gè)隧道二極管。在第二柵極與漏極之間電壓Vg提供的電場(chǎng)作用下，漏極電荷通過(guò)隧道二極管流向第一浮柵，使管子導(dǎo)通，起到編程作用。若Vg的極性相反，浮柵上的電荷將反向流入漏極，起到擦除作用。由于編程和擦除所需電流極小，因此Vg可采用芯片的普通工作電源。EEPROM的存儲(chǔ)單元如圖1.1.4所示。EEPROM具有ROM的非易失性，也可以像RAM一樣隨機(jī)的進(jìn)行讀寫(xiě)，每個(gè)存儲(chǔ)單元可以重復(fù)進(jìn)行1萬(wàn)次改寫(xiě)，存儲(chǔ)的信息可以保留20年。問(wèn)題是擦、寫(xiě)的時(shí)間較長(zhǎng)。,圖1.1.3 Flotox管的結(jié)構(gòu)和符號(hào) 圖1.1.4 EEPROM的存儲(chǔ)單元

14、,4. 快閃存儲(chǔ)器（Flash Memory）,快閃存儲(chǔ)器也是一種電信號(hào)擦除的可編程ROM?？扉W存儲(chǔ)器采用了一種類似于EPROM的單管疊柵結(jié)構(gòu)的存儲(chǔ)單元，結(jié)構(gòu)示意圖如圖1.1.5所示。,圖1.1.5 快閃存儲(chǔ)器中的疊柵MOS管和符號(hào) 圖1.1.6 快閃存儲(chǔ)器的存儲(chǔ)單元,快閃存儲(chǔ)器采用的疊柵MOS管的結(jié)構(gòu)與EPROM中的SIMOS管極為相似，兩者最大的區(qū)別是浮置柵與襯底間氧化層的厚度不同。在EPROM中這個(gè)氧化層的厚度一般為3040m，而在快閃存儲(chǔ)器中僅為1015m。而且浮柵與源區(qū)重疊的部分是由源區(qū)的橫向擴(kuò)散形成的，面積極小，因而浮置柵一源區(qū)間的電容要比浮置柵一控制柵間的電容小得多。,快閃存儲(chǔ)器

15、的存儲(chǔ)單元如圖1.1.6所示。在讀出狀態(tài)下，字線給出十5V的邏輯高電平，存儲(chǔ)單元公共端 Vss為 0電平。如果浮置柵上沒(méi)有充電，則疊柵MOS管導(dǎo)通，位線上輸出低電平；如果浮置柵上充有負(fù)電荷，則疊柵MOS管截止，位線上輸出高電平。,快閃存儲(chǔ)器的寫(xiě)入方法和EPROM相同，即利用雪崩注入的方法使浮柵充電。快閃存儲(chǔ)器的擦除操作是利用隧道效應(yīng)進(jìn)行的，類似于EEPROM寫(xiě)入 0時(shí)的操作。由于片內(nèi)所有疊柵MOS管的源極是連在一起的，所以全部存儲(chǔ)單元同時(shí)被擦除，這一點(diǎn)是不同于EEPROM的。,5. 隨機(jī)存儲(chǔ)器（RAM）,隨機(jī)存儲(chǔ)器也叫隨機(jī)讀寫(xiě)存儲(chǔ)器，簡(jiǎn)稱RAM。在RAM工作時(shí)可以隨時(shí)從任何一個(gè)指定地址讀出數(shù)據(jù)

16、，也可以隨時(shí)將數(shù)據(jù)寫(xiě)入任何一個(gè)指定的存儲(chǔ)單元中去。它的優(yōu)點(diǎn)是讀、寫(xiě)方便，使用靈活。缺點(diǎn)是一旦斷電以后所存儲(chǔ)的數(shù)據(jù)將隨之丟失，即存在數(shù)據(jù)易失性的問(wèn)題。RAM電路通常由存儲(chǔ)矩陣、地址譯碼器和讀寫(xiě)控制電路（也叫輸入輸出電路）幾部分組成，電路結(jié)構(gòu)框圖如圖1.1.7所示。,圖1.1.7 RAM的電路結(jié)構(gòu)框圖,存儲(chǔ)矩陣由許多存儲(chǔ)單元排列而成，每個(gè)存儲(chǔ)單元能存儲(chǔ)1位二進(jìn)制數(shù)據(jù)（1或0），在譯碼器和讀寫(xiě)控制電路的控制下既可以寫(xiě)入1或0，又可將所存儲(chǔ)的數(shù)據(jù)讀出。 地址譯碼器將輸入的地址代碼譯成一條字線的輸出信號(hào)，使連接在這條字線上的存儲(chǔ)單元與相應(yīng)的讀寫(xiě)控制電路接通，然后對(duì)這些單元進(jìn)行讀或?qū)憽?讀寫(xiě)控制電路用于對(duì)

17、電路的工作狀態(tài)進(jìn)行控制，當(dāng)讀寫(xiě)控制信號(hào)1時(shí)，執(zhí)行讀操作，將存儲(chǔ)單元里的內(nèi)容送至輸入輸出端（IO）上。當(dāng)0時(shí)，執(zhí)行寫(xiě)操作，輸入輸出線上的數(shù)據(jù)寫(xiě)入存儲(chǔ)器中。多數(shù) RAM集成電路是用一根讀寫(xiě)控制線控制其讀寫(xiě)操作的。但也有些 RAM集成電路是用兩個(gè)輸入端分別進(jìn)行讀和寫(xiě)控制的。,此外在讀寫(xiě)控制電路中另加有片選輸入端，當(dāng)時(shí) RAM為正常工作狀態(tài)；當(dāng)時(shí)所有的輸入輸出端均為高阻態(tài)，不能對(duì) RAM進(jìn)行讀寫(xiě)操作。利用片選輸入端可以使多個(gè)單片RAM集成電路組合擴(kuò)展成更大容量的存儲(chǔ)器。 輸入輸出電路通常由三態(tài)門(mén)組成，由信號(hào)及信號(hào)控制，實(shí)現(xiàn)輸入（寫(xiě)人）或輸出（讀出）功能。,RAM根據(jù)存儲(chǔ)單元的工作原理的不同又分為靜態(tài)隨

18、機(jī)存儲(chǔ)器SRAM和動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM兩大類。 靜態(tài)隨機(jī)存儲(chǔ)器SRAM的存儲(chǔ)單元是在靜態(tài)觸發(fā)器的基礎(chǔ)上附加控制線或門(mén)控管而構(gòu)成的。它們是靠電路狀態(tài)的自保功能存儲(chǔ)數(shù)據(jù)的。由于使用的器件不同，靜態(tài)存儲(chǔ)單元又分為MOS型和雙極型兩種?；镜碾娐方Y(jié)構(gòu)如圖1.1.8所示。,圖1.1.8 六管N溝道增強(qiáng)型MOS管組成的靜態(tài)存儲(chǔ)單元,圖1.1.8是用六只N溝道增強(qiáng)型MOS管組成的靜態(tài)存儲(chǔ)單元。其中的T1T4組成基本 RS觸發(fā)器，用于記憶 1位二值代碼。T5和T6是門(mén)控管，作模擬開(kāi)關(guān)使用，以控制觸發(fā)器的Q、/Q和位線Bj、/Bj之間的聯(lián)系。T5、T6的開(kāi)關(guān)狀態(tài)由字線Xi的狀態(tài)決定。Xi1時(shí)T5、T6導(dǎo)通，觸

19、發(fā)器的Q和/Q端與位線Bj、/Bj接通；Xi0時(shí)T5、T6截止，觸發(fā)器與位線之間的聯(lián)系被切斷。 T7、T8是每一列存儲(chǔ)單元公用的兩個(gè)門(mén)控管，用于和讀寫(xiě)緩沖放大器之間的連接。T7、T8的開(kāi)關(guān)狀態(tài)由列地址譯碼器的輸出Yj來(lái)控制，Yj1時(shí)導(dǎo)通，Yj0時(shí)截止。,存儲(chǔ)單元所在的一行和所在的一列伺時(shí)被選中以后，Xi1、Yj1、T5、T6、T7、T8均處于導(dǎo)通狀態(tài)。Q、/Q和位線Bj、/Bj接通。如果這時(shí)、 1，則讀寫(xiě)緩沖放大器的A1接通、A2和A3截止，Q端的狀態(tài)經(jīng)A1送到 IO端，實(shí)現(xiàn)數(shù)據(jù)讀出。、 0，則讀寫(xiě)緩沖放大器的A1截止、A2和A3導(dǎo)通，加到 IO端的數(shù)據(jù)被寫(xiě)入存儲(chǔ)單元中。,1.1.3 可編程邏輯器件的 基本結(jié)構(gòu)和電路表示方法,1. 可編程邏輯器件的基本結(jié)構(gòu) 可編程邏輯器件種類較多，不同廠商生產(chǎn)的可編程邏輯器件的結(jié)構(gòu)差別較大?？删幊踢壿嬈骷幕窘Y(jié)構(gòu)由輸入緩沖電路、與陣列、或陣列、輸出緩沖電路等4部分組成。,1. 可編程邏輯器件的基本結(jié)構(gòu),其中輸入緩沖電路主要用來(lái)對(duì)輸入信號(hào)進(jìn)行預(yù)處理，以適應(yīng)各種輸入情況，例如產(chǎn)生輸入變量的原變量和反變量；“與陣列”和“或陣列”是PLD器件的主體，能夠有效地實(shí)現(xiàn)“積之和”形式的布爾邏輯函數(shù)；輸出緩沖電路主要用來(lái)對(duì)輸出信號(hào)進(jìn)行處理，用戶可以根據(jù)需要選擇各種靈活的輸出方式（組合方式、時(shí)序方式），并可將反饋信號(hào)送回輸入端，以實(shí)現(xiàn)復(fù)