基于EDA的萬(wàn)年歷設(shè)計(jì)

1、EDA技術(shù)及其應(yīng)用實(shí) 驗(yàn) 報(bào) 告萬(wàn)年歷設(shè)計(jì)班 級(jí) 姓 名 學(xué) 號(hào) 蘇摘要21世紀(jì)是信息爆炸的時(shí)代，生活的節(jié)奏越來(lái)越快，大家的時(shí)間觀念越來(lái)越強(qiáng)，但是老式的鐘表以及日歷等時(shí)間顯示工具已經(jīng)不太合適。如鐘表易壞，需經(jīng)常維修，日歷每天都需要翻頁(yè)等。對(duì)此，數(shù)字萬(wàn)年歷的設(shè)計(jì)就用了用武之地?；贒EA的萬(wàn)年歷設(shè)計(jì)，采用軟件開(kāi)發(fā)模塊，開(kāi)發(fā)成本底，而且功能設(shè)計(jì)上有很大的靈活度，需要在軟件上進(jìn)行簡(jiǎn)單的修該就能實(shí)現(xiàn)不同的功能要求，能夠滿足不同的環(huán)境要求。同時(shí)，該設(shè)計(jì)在精度上遠(yuǎn)遠(yuǎn)超過(guò)鐘表，并且不需要維修，也不用沒(méi)天的翻頁(yè)，極其的方便。且能夠添加各種不同的功能要求。例如：在其上加鬧鐘，同時(shí)顯示陰陽(yáng)歷等。綜上所述本設(shè)計(jì)具有

2、設(shè)計(jì)方便、功能多樣、電路簡(jiǎn)潔成本低廉等優(yōu)點(diǎn)，符合社會(huì)發(fā)展的趨勢(shì)，前景廣闊?；贓DA的萬(wàn)年歷設(shè)計(jì)，主要完成的任務(wù)是使用VHDL語(yǔ)言，在QuartusII上完成電路的設(shè)計(jì)，程序的開(kāi)發(fā)，基本功能是能夠顯示、修改年、月、日、時(shí)、分、秒。電路的設(shè)計(jì)模塊分為幾個(gè)模塊:控制、時(shí)間顯示調(diào)整、時(shí)、分、年、月、日各模塊。各個(gè)模塊完成不同的任務(wù)，合在一起就構(gòu)成了萬(wàn)年歷。軟件模塊直接在QuartusII上進(jìn)行，使用VHDL語(yǔ)言，根據(jù)各個(gè)模塊的不同功能和它們之間的控制關(guān)系進(jìn)行編寫(xiě)。關(guān)鍵字：萬(wàn)年歷；EDA；仿真；VHDL;QuartusIIAbstractThe 21st century is the era of i

3、nformation explosion, the pace of life is more and more quick, everyones concept of time is more and more strong. But the old clock and calendar time display tools are not very suitable. To this, the design of digital calendar is very useful.Based on DEA perpetual calendar design, the software devel

4、opment cost low and the function design is of great nimbleness. At the same time, the design is more correct than clocks and watches, and dont need to be maintained.And you can add all sorts of different functional requirements. The perpetual calendar based on EDA design, the main task is to use VHD

5、L language to complete circuit design, program development in the QuartusII. Basic function is to display, modify, year, month, day, points, The design of the circuit module can be divided into several modules: control, time display adjustment, points, year, month, day each module. Each module compl

6、ete different tasks, and they form a perpetual calendar. Write the program according to the different function of each module and the relationship between them.目錄摘要2第一章 EDA技術(shù)簡(jiǎn)介41.1 EDA技術(shù)的發(fā)展概況41.2 EDA技術(shù)的基本特征41.2.1“自頂向下”的設(shè)計(jì)方法41.2.2高層次設(shè)計(jì)5第二章 工作原理52.1任務(wù)概述52.2系統(tǒng)設(shè)計(jì)思路52.3系統(tǒng)原理圖52.4工作過(guò)程6第三章 設(shè)計(jì)過(guò)程63.1各子模塊的VHDL

7、程序以及時(shí)序仿真63.1.1秒/分計(jì)時(shí)模塊63.1.2時(shí)計(jì)時(shí)模塊83.1.3天計(jì)時(shí)模塊93.1.4月計(jì)時(shí)模塊113.1.5年低位計(jì)時(shí)模塊133.1.6年高位計(jì)時(shí)模塊153.1.7調(diào)時(shí)模塊163.1.8控制顯示模塊183.2引腳綁定193.3下載驗(yàn)證213.3.1模式三的電路圖213.3.2顯示輸出21總結(jié)22參考文獻(xiàn)22第一章 EDA技術(shù)簡(jiǎn)介EDA（Electronic Design Automation），即電子設(shè)計(jì)自動(dòng)化，是指利用計(jì)算機(jī)完成電子系統(tǒng)的設(shè)計(jì)。EDA技術(shù)是以計(jì)算機(jī)和微電子技術(shù)為先導(dǎo)的，匯集了計(jì)算機(jī)圖形學(xué)、拓?fù)鋵W(xué)、邏輯學(xué)、微電子工藝與結(jié)構(gòu)學(xué)和計(jì)算數(shù)學(xué)等多種計(jì)算機(jī)應(yīng)用學(xué)科最新成果的

8、先進(jìn)技術(shù)。EDA技術(shù)以計(jì)算機(jī)為工具，代替人完成數(shù)字系統(tǒng)的邏輯綜合、布局布線和設(shè)計(jì)仿真等工作。設(shè)計(jì)人員只需要完成對(duì)系統(tǒng)功能的描述，就可以由計(jì)算機(jī)軟件進(jìn)行處理，得到設(shè)計(jì)結(jié)果，而且修改設(shè)計(jì)如同修改軟件一樣方便，可以極大地提高設(shè)計(jì)效率。1.1 EDA技術(shù)的發(fā)展概況從20世紀(jì)60年代中期開(kāi)始，人們就不斷開(kāi)發(fā)出各種計(jì)算機(jī)輔助設(shè)計(jì)工具來(lái)幫助設(shè)計(jì)人員進(jìn)行電子系統(tǒng)的設(shè)計(jì)。電路理論和半導(dǎo)體工藝水平的提高，對(duì)EDA技術(shù)的發(fā)展起到了巨大的作用，使EDA作用范圍從PCB板設(shè)計(jì)延伸到電子線路和集成電路設(shè)計(jì)，直至整個(gè)系統(tǒng)的設(shè)計(jì)，也使IC芯片系統(tǒng)應(yīng)用、電路制作和整個(gè)電子生產(chǎn)過(guò)程都集成在一個(gè)環(huán)境之中。根據(jù)電子設(shè)計(jì)技術(shù)的發(fā)展特征

9、，EDA技術(shù)發(fā)展大致分為三個(gè)階段。1.2 EDA技術(shù)的基本特征EDA技術(shù)代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ASIC）實(shí)現(xiàn)，然后采用硬件描述語(yǔ)言（HDL）完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過(guò)綜合器和適配器生成最終的目標(biāo)器件。這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法。下面介紹與EDA基本特征有關(guān)的幾個(gè)概念。1.2.1“自頂向下”的設(shè)計(jì)方法10年前，電子設(shè)計(jì)的基本思路還是選擇標(biāo)準(zhǔn)集成電路“自底向上”（Bottom-Up）地構(gòu) 造出一個(gè)新的系統(tǒng)，這樣的設(shè)計(jì)方法就如同一磚一瓦地建造金

10、字塔，不僅效率低、成本高而且還容易出錯(cuò)。1.2.2高層次設(shè)計(jì)高層次設(shè)計(jì)提供了一種“自頂向下”（Top-Down）的全新的設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。然后用綜合優(yōu)化工具生成具體門(mén)電路的網(wǎng)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐?。由于設(shè)計(jì)的主要仿真和調(diào)試過(guò)程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。第二章 工作原理2.1任務(wù)概述基于EDA萬(wàn)年歷的設(shè)計(jì)：

11、能進(jìn)行正常的年、月、日和時(shí)、分、秒的日期和時(shí)間計(jì)時(shí)功能,能夠進(jìn)行模式切換，分別顯示年、月、日和時(shí)、分、秒；能利用實(shí)驗(yàn)系統(tǒng)上的按鍵實(shí)現(xiàn)年、月、日和時(shí)、分、秒的校對(duì)功能。2.2系統(tǒng)設(shè)計(jì)思路首先，建立整體的系統(tǒng)框圖，然后分模塊設(shè)計(jì)元件，最后進(jìn)行元件之間的連接。在設(shè)計(jì)元件中，考慮到不同月份有31天，30天，28天（平年），29天（閏年），所以在年的低位設(shè)計(jì)一個(gè)閏年判斷輸出返回到月模塊的判斷輸入，由于每隔四年是一個(gè)閏年，所以有四個(gè)進(jìn)位即輸出是閏年。在月模塊中設(shè)計(jì)一個(gè)月份判斷輸出返回到天計(jì)數(shù)模塊的判斷輸入，由于有四種不同的天數(shù)，所以可以設(shè)置一個(gè)2位的二進(jìn)制數(shù)作為判斷輸出。在調(diào)時(shí)和控制顯示模塊中，通過(guò)按鍵來(lái)

12、選擇、控制，比較簡(jiǎn)單,另外設(shè)置有LED輸出顯示作為標(biāo)記，為了在調(diào)時(shí)、控制顯示時(shí)，不容易混淆。2.3系統(tǒng)原理圖系統(tǒng)按功能分為：秒計(jì)時(shí)模塊；分計(jì)時(shí)模塊；時(shí)計(jì)時(shí)模塊；天計(jì)時(shí)模塊；月計(jì)時(shí)模塊；年低位計(jì)時(shí)模塊；年高位計(jì)時(shí)模塊；校對(duì)模塊和顯示控制模塊。2.4工作過(guò)程將實(shí)驗(yàn)箱選擇工作在模式三，從CLK端輸入一個(gè)頻率為1Hz的時(shí)鐘信號(hào)，萬(wàn)年歷開(kāi)始計(jì)時(shí)（1）切換顯示模式：按下按鍵1，當(dāng)LED8亮?xí)r，顯示時(shí)、分、秒，再按一下按鍵1，LED8熄滅，顯示年、月、日。（2）校對(duì)調(diào)時(shí)按鍵2具有校對(duì)功能，按1下按鍵2，選擇調(diào)分鐘，對(duì)應(yīng)的LED1亮，這時(shí)按下按鍵3可以進(jìn)行分鐘的加減；按2下按鍵2，選擇調(diào)小時(shí)，對(duì)應(yīng)的LED2亮

13、，這時(shí)按下按鍵3可以進(jìn)行小時(shí)的加減；按3下按鍵2，選擇調(diào)日期，對(duì)應(yīng)的LED3亮，這時(shí)按下按鍵3可以進(jìn)行日期的加減；按4下按鍵2，選擇調(diào)月份，對(duì)應(yīng)的LED4亮，這時(shí)按下按鍵3可以進(jìn)行月份的加減；按5下按鍵2，選擇調(diào)年份的低兩位，對(duì)應(yīng)的LED5亮，這時(shí)按下按鍵3可以進(jìn)行年份的低兩位時(shí)的加減；按6下按鍵2，選擇調(diào)年份的高兩位，對(duì)應(yīng)的LED6亮，這時(shí)按下按鍵3可以進(jìn)行年份的高兩位的加減。第三章 設(shè)計(jì)過(guò)程3.1各子模塊的VHDL程序以及時(shí)序仿真3.1.1秒/分計(jì)時(shí)模塊（1）VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_

14、UNSIGNED.ALL;ENTITY CNT60 IS -60進(jìn)制計(jì)數(shù)器PORT(CLK:IN STD_LOGIC;Q1,Q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT60;ARCHITECTURE ONE OF CNT60 ISSIGNAL Q11,Q22:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THEN -上升沿到來(lái)時(shí)計(jì)數(shù)Q11=Q11+1;IF Q11=9 THEN Q110);Q22=Q22+1;EN

15、D IF;IF Q22=5 AND Q11=9 THEN Q22=0000;Q11=0000;COUT=1;ELSE COUT=0;END IF;END IF;END PROCESS;Q1=Q11;Q2=Q22;END;（2）時(shí)序仿真由上時(shí)序仿真圖所示，Q1(個(gè)位)計(jì)到9后，Q2(十位)加1，Q2計(jì)到5后，即計(jì)滿60個(gè)時(shí)鐘脈沖，COUT輸出一個(gè)進(jìn)位脈沖，正確，滿足設(shè)計(jì)要求。（3）元件圖3.1.2時(shí)計(jì)時(shí)模塊（1）VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT24 I

16、SPORT(CLK:IN STD_LOGIC; Q1,Q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT24;ARCHITECTURE ONE OF CNT24 ISSIGNAL Q11,Q22:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THENQ11=Q11+1;IF Q11=9 THEN Q110);Q22=Q22+1;END IF;IF Q22=2 AND Q11=3 THEN Q22=0000;Q11=000

17、0;COUT=1;ELSE COUT=0;END IF;END IF;END PROCESS;Q1=Q11;Q2=Q22;END;（2）時(shí)序仿真由上時(shí)序仿真圖所示，記滿24個(gè)時(shí)鐘脈沖，COUT輸出一個(gè)進(jìn)位脈沖，正確，滿足設(shè)計(jì)要求。（3）元件圖3.1.3天計(jì)時(shí)模塊（1）VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TIAN ISPORT( PANDUAN :IN STD_LOGIC_VECTOR(1 DOWNTO 0); CLK :IN STD_LOGIC; CQ1 :O

18、UT STD_LOGIC_VECTOR (3 DOWNTO 0); CQ2 :OUT STD_LOGIC_VECTOR (3 DOWNTO 0); COUT :OUT STD_LOGIC);END;ARCHITECTURE ONE OF TIAN ISSIGNAL CQ3,CQ4:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL PAN:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINPROCESS(CLK,PANDUAN)BEGINIF CLKEVENT AND CLK=1 THENCQ3=CQ3+1;IF CQ3=9 THEN CQ30);CQ4=

19、CQ4+1;END IF;PANIF CQ3=0001 AND CQ4=0011 THEN CQ3=0001;CQ4=0000;COUT=1;ELSE COUTIF CQ3=0000 AND CQ4=0011 THEN CQ3=0001;CQ4=0000;COUT=1;ELSE COUTIF CQ3=1000 AND CQ4=0010 THEN CQ3=0001;CQ4=0000;COUT=1;ELSE COUTIF CQ3=1001 AND CQ4=0010 THEN CQ3=0001;CQ4=0000;COUT=1;ELSE COUTNULL;END CASE;END IF;CQ1=CQ3

20、; CQ2=CQ4;END PROCESS;END;（2）時(shí)序仿真當(dāng)PUANDUAN=00時(shí)，計(jì)滿31個(gè)時(shí)鐘脈沖，COUT輸出一個(gè)進(jìn)位脈沖，正確，滿足設(shè)計(jì)要求；當(dāng)PUANDUAN=01時(shí)，計(jì)滿30個(gè)時(shí)鐘脈沖，COUT輸出一個(gè)進(jìn)位脈沖，正確，滿足設(shè)計(jì)要求；當(dāng)PUANDUAN=10時(shí)，計(jì)滿29個(gè)時(shí)鐘脈沖，COUT輸出一個(gè)進(jìn)位脈沖，正確，滿足設(shè)計(jì)要求；當(dāng)PUANDUAN=10時(shí)，計(jì)滿28個(gè)時(shí)鐘脈沖，COUT輸出一個(gè)進(jìn)位脈沖，正確，滿足設(shè)計(jì)要求；（3）元件圖3.1.4月計(jì)時(shí)模塊（1）VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_

21、LOGIC_UNSIGNED.ALL;ENTITY MONTH ISport(clk :IN STD_LOGIC; run :IN STD_LOGIC; cout :OUT STD_LOGIC; pan :OUT STD_LOGIC_VECTOR(1 DOWNTO 0); cq1,cq2 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END ;ARCHITECTURE behav OF MONTH ISsignal cq3,cq4: STD_LOGIC_VECTOR (3 DOWNTO 0);signal cq5: STD_LOGIC_VECTOR (7 DOWNTO

22、0);BEGINPROCESS(clk)BEGINIF clkEVENT and clk=1 THEN cq3=cq3+1;IF cq3=9 THEN cq4=cq4+1;cq3=0000; END IF;IF cq3=2 and cq4=1 THEN cq3=0001;cq4=0000;cout=1;ELSE cout=0;END IF;END IF;cq5panif run=1 then pan=11;else panpanpanpanpanpanpanpanpanpanpanNULL;END CASE; cq1=cq3; cq2=cq4;END PROCESS;END;（2）時(shí)序仿真從仿

23、真圖中可以看出，計(jì)滿12時(shí)鐘有一個(gè)進(jìn)位，當(dāng)run=0（即平年）時(shí)，輸出pun=10（即二月為28天），當(dāng)run=1（即閏年）時(shí)，輸出pun=11（即二月為29天），當(dāng)月份為1,3,5,7,8,10,12時(shí)輸出pun=00（即該月為31天），當(dāng)月份為4,6,9,11時(shí)，輸出pun=01（即該月為30天）。正確，滿足設(shè)計(jì)要求。3.1.5年低位計(jì)時(shí)模塊（1）VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY YEAR ISPORT(CLK:IN STD_LOGIC;Y1,Y2:OU

24、T STD_LOGIC_VECTOR(3 DOWNTO 0);RUN,COUT:OUT STD_LOGIC);END YEAR;ARCHITECTURE ONE OF YEAR ISSIGNAL Q1,Q2,Q3:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THENQ1=Q1+1;IF Q1=9 THEN Q10);Q2=Q2+1;END IF;IF Q2=9 AND Q1=9 THEN Q2=0000;Q1=0000;COUT=1;ELSE COUT=0;END IF;END IF;END

25、PROCESS;PROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THEN -每記四次數(shù)為閏年Q3=Q3+1;IF Q3=3 THEN Q30);RUN=1;ELSE RUN =0;END IF;END IF;Y1=Q1;Y2=Q2;END PROCESS;END;（2）時(shí)序仿真從圖中可以看出每四年run有一個(gè)進(jìn)位，計(jì)數(shù)記滿100個(gè)，COUT有一個(gè)進(jìn)位，滿足設(shè)計(jì)要求。(3)元件圖3.1.6年高位計(jì)時(shí)模塊（1）VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;E

26、NTITY YEAR1 ISPORT(CLK:IN STD_LOGIC;Y3,Y4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END YEAR1;ARCHITECTURE ONE OF YEAR1 ISSIGNAL Q1,Q2:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THENQ1=Q1+1;IF Q1=9 THEN Q10);Q2=Q2+1;END IF;IF Q2=9 AND Q1=9 THEN Q2=0000;Q1=000

27、0;COUT=1;ELSE COUT=0;END IF;END IF;END PROCESS;END;（2）時(shí)序仿真從圖中可以看出計(jì)數(shù)計(jì)滿100個(gè)時(shí)鐘COUT有一個(gè)進(jìn)位，滿足設(shè)計(jì)要求。（3）元件圖3.1.7調(diào)時(shí)模塊(1)VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JIAODUI ISPORT( K1,K2 :IN STD_LOGIC; MI,FI,SI,TI,YI,N1I:IN STD_LOGIC; FO,SO,TL,YO,NO,N2O :OUT STD_LOGIC;

28、 L1,L2,L3,L4,L5 ,L6:OUT STD_LOGIC);END;ARCHITECTURE BEHAV OF JIAODUI ISSIGNAL A: STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINPROCESS(K1,K2)BEGINIF K1EVENT AND K1=1 THEN A=A+1;IF A=5 THEN AFO=MI;SO=FI;TL=SI;YO=TI;N1O=YI;N2O=NI; - 選通秒模塊 L1=0;L2=0;L3=0;L4=0;L5=0;L6FO=K2;SO=0;TL=0;YO=0;N1O=0;N2O=0; -選通分模塊 L1=1;L

29、2=0;L3=0;L4=0;L5=0;L6FO=0;SO=K2;TL=0;YO=0;N1O=0; N2O=0; -選通時(shí)模塊 L1=0;L2=1;L3=0;L4=0;L5=0;L6FO=0;SO=0;TL=K2;YO=0;N1O=0; N2O=0; - 選通天模塊 L1=0;L2=0;L3=1;L4=0;L5=0;L6FO=0;SO=0;TL=0;YO=K2;N1O=0;N2O=0; - 選通月模塊 L1=0;L2=0;L3=0;L4=1;L5=0;L6FO=0;SO=0;TL=0;YO=0;N1O=K2; N2O=0; -選通年模塊 L1=0;L2=0;L3=0;L4=0;L5=1;L6FO

30、=0;SO=0;TL=0;YO=0;N1O=0; N2O=K2; L1=0;L2=0;L3=0;L4=0;L5=0;L6NULL;END CASE;END PROCESS;END;（2）時(shí)序仿真從仿真圖中可以看出：當(dāng)K1沒(méi)按時(shí)（即為低電平），時(shí)分秒年月日都可以正常進(jìn)位，當(dāng)?shù)?下K1時(shí)，分鐘進(jìn)位，當(dāng)?shù)?下K1時(shí)，小時(shí)進(jìn)位，當(dāng)?shù)?下K1時(shí)，日期進(jìn)位，當(dāng)?shù)?下K1時(shí)，月份進(jìn)位，當(dāng)?shù)?下K1時(shí)，年低位進(jìn)位，當(dāng)?shù)?下K1時(shí)，年高位進(jìn)位。由于，時(shí)間間隔太短了，所以有明顯的延遲，導(dǎo)致調(diào)分、調(diào)時(shí)、調(diào)月等后面都出現(xiàn)脈沖。修改時(shí)間間隔之后如下圖從上面仿真圖中可以看出此時(shí)沒(méi)有延時(shí)，滿足設(shè)計(jì)要求。（3）元件圖3.1.

31、8控制顯示模塊(1)VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CONTROL ISPORT(SL,SH,FL,FH,HL,HH,DL,DH,ML,MH,YL,YH,Y1L,Y1H:IN STD_LOGIC_VECTOR(3 DOWNTO 0);K1:IN STD_LOGIC;led:OUT STD_LOGIC;Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END CONTROL;ARCHITECTU

32、RE ONE OF CONTROL ISSIGNAL W:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINPROCESS(K1)BEGIN IF K1EVENT AND K1=1 THEN W=W+1;IF W=2 THEN WQ8=Y1H;Q7=Y1L;Q6=YH;Q5=YL;Q4=MH;Q3=ML;Q2=DH;Q1=DL;ledQ8=0000;Q7=0000;Q6=HH;Q5=HL;Q4=FH;Q3=FL;Q2=SH;Q1=SL;ledNULL;END CASE;END PROCESS;END;（2）時(shí)序仿真從圖中可以看出，當(dāng)按鍵沒(méi)有按下（即為低電平）時(shí)，輸出年月日“1991.12.31”，當(dāng)按下K1鍵時(shí)（即為高電平）時(shí)，輸出時(shí)分秒“17:48:59”。（3）元件圖3.2引腳綁定CLKInputPIN_54K1InputPIN_8K2InputPIN_9K3InputPIN_10L1OutputPIN_20L2OutputPIN_21L3OutputPIN_22L4OutputPIN_23L5OutputPIN_24L6OutputPIN_26LedOutputPIN_29Q13OutputPIN_33Q12OutputPIN_32Q11OutputPIN_31Q10OutputPIN_30Q23OutputPIN_