通信原理課程設(shè)計(jì) CMI編譯碼

1、實(shí)驗(yàn) 5 CMI 編碼器設(shè)計(jì)一、 預(yù)備知識(shí)1. 預(yù)習(xí) Altera 公司quartus 軟件的使用方法。2. 預(yù)習(xí) FPGA 的基本編程技術(shù)。3. 復(fù)習(xí)通信原理中關(guān)于 CMI 編碼部分的知識(shí)。二、 實(shí)驗(yàn)?zāi)康?. 掌握 FPGA 中實(shí)現(xiàn)CMI 編碼的方法。三、 實(shí)驗(yàn)儀器1LTE-TX-02E 型通信原理實(shí)驗(yàn)箱 一臺(tái)2計(jì)算機(jī)（帶quartus II 開發(fā)環(huán)境） 一臺(tái)3JTAG 下載電纜 一根46 號(hào)板 一塊58 號(hào)板 一塊6信號(hào)源板 一塊7示波器一臺(tái)四、 實(shí)驗(yàn)原理CMI 編碼規(guī)則見如下表所示：輸入碼字 編碼結(jié)果0 011 00/11 交替表示在CMI 編碼中，輸入碼字0 直接輸出01 碼型，較為簡(jiǎn)

2、單。對(duì)于輸入為1 的碼字，其輸出不僅與當(dāng)前碼字有關(guān)，還與前一個(gè)“1”碼的輸出有關(guān)，輸出存在兩種結(jié)果00 或11 碼，交替出現(xiàn)。在同步情況下，輸出只對(duì)應(yīng)三種有效碼型，10 碼型無(wú)效，因此可以根據(jù)這個(gè)特點(diǎn)進(jìn)行檢錯(cuò)。同時(shí)，編碼后的速率增加一倍。五、 設(shè)計(jì)要求與方法1. 設(shè)計(jì)要求從信號(hào)源接 8K 的PN 序列和8K 時(shí)鐘到8 號(hào)板，對(duì)8 號(hào)板的FPGA 進(jìn)行編程完成PN 序列的CMI 編碼。在程序中定義的端口是：輸入：CLK_ENCODE ： 時(shí)鐘輸入端，由信號(hào)源CLK1 引入8k 的時(shí)鐘信號(hào)。RST ： 復(fù)位信號(hào)，高電平有效。NRZ_IN ： NRZ 碼信號(hào)輸入。輸出：CMI_OUT ： CMI 編

3、碼輸出。說(shuō)明：CLK_ENCODE ： 8 號(hào)板的FPGA 的16 腳，插座的名稱為“CLK”。RST ： 8 號(hào)板FPGA 39 腳，復(fù)位信號(hào)，S2 pn1 往上撥時(shí)，復(fù)位信號(hào)有效。NRZ_IN ： 8 號(hào)板的FPGA 的10 腳，插座的名稱為“COMRXA”。CMI_OUT ： 8 號(hào)板的FPGA 的77 腳，插座的名稱為“PCMOUTB”。2. 設(shè)計(jì)方法首先將輸入數(shù)據(jù)依據(jù)編碼要求編成相應(yīng)碼字，0 碼編成“01”，1 碼交替成“00”或“11”，然后在原時(shí)鐘上升沿和下降沿分別取高位和低位進(jìn)行并串轉(zhuǎn)換輸出，就達(dá)到倍頻輸出的目的。六、 實(shí)驗(yàn)步驟1. 在 quartus 中新建或打開工程文件CM

4、I_ENCODE.qpf。注意，工程設(shè)置不要隨便改動(dòng)，特別是管腳定義、器件定義，否則會(huì)損壞器件。2. 在 CMI_ENCODE.V 中添加代碼。然后，編譯仿真后。經(jīng)檢查后方可下載（確認(rèn)管腳分配正常）。3. 關(guān)電，用信號(hào)連接導(dǎo)線按如下方式連線：源插座 目的插座CLK1（信號(hào)源板） CLK（8 號(hào)板）PN（信號(hào)源板） COMRXA（8 號(hào)板）4. 將信號(hào)源的撥碼開關(guān) S4 撥位“1100”。5. 將 JTAG 下載電纜與8 號(hào)板的J601（JTAG 下載）連接，注意連接方向。6. 開電，將程序下載至 FPGA 中。7. 用示波器觀察 8 號(hào)板上測(cè)試點(diǎn)PCMOUTB 和信號(hào)源的測(cè)試點(diǎn)PN 看CMI

5、編碼信號(hào)是否正確。8. 實(shí)驗(yàn)完成后復(fù)原 LTE-TX-02E 實(shí)驗(yàn)箱。實(shí)驗(yàn) 6 CMI 譯碼器設(shè)計(jì)一、 預(yù)備知識(shí)1. 預(yù)習(xí) Altera 公司quartus 軟件的使用方法。2. 預(yù)習(xí) FPGA 的基本編程技術(shù)。3. 復(fù)習(xí)通信原理中關(guān)于 CMI 譯碼部分的知識(shí)。二、 實(shí)驗(yàn)?zāi)康?. 掌握 FPGA 中實(shí)現(xiàn)CMI 譯碼的方法。三、 實(shí)驗(yàn)儀器1LTE-TX-02E 型通信原理實(shí)驗(yàn)箱一臺(tái)2計(jì)算機(jī)（帶quartus II 開發(fā)環(huán)境） 一臺(tái)3JTAG 下載電纜一根46 號(hào)板 一塊58 號(hào)板一塊6信號(hào)源板一塊7示波器一臺(tái)四、 實(shí)驗(yàn)原理CMI 編碼規(guī)則見如下表所示：輸入碼字 編碼結(jié)果0 011 00/11 交

6、替表示CMI 譯碼關(guān)鍵是要檢測(cè)出哪兩個(gè)碼元是一組。通過(guò)分析編碼規(guī)則可知，只要檢測(cè)到了下降沿，后面的信號(hào)即可進(jìn)行分組譯碼。CMI 碼具有檢錯(cuò)能力，這是因?yàn)? 碼用00 或11 表示，而0 碼用01 碼表示，因而在CMI 碼流中不存在10 碼，且無(wú)00 與11 碼組連續(xù)出現(xiàn)，這個(gè)特點(diǎn)可用于檢測(cè)CMI 的部分錯(cuò)碼。在CMI 解碼端，存在兩種狀態(tài)，因而需進(jìn)行同步。同步過(guò)程的設(shè)計(jì)可根據(jù)碼字的狀態(tài)進(jìn)行：因?yàn)樵谳斎氪a字中不存在10 碼型，如果出現(xiàn)10 碼，則必須調(diào)整同步狀態(tài)。五、 設(shè)計(jì)要求與方法1. 設(shè)計(jì)要求將 CMI 編碼實(shí)驗(yàn)后的CMI 碼譯碼。在程序中定義的端口是：輸入：CLK_DECODE ： CMI

7、 譯碼時(shí)鐘。RST ： 復(fù)位信號(hào)，高電平有效。CMI_IN ： CMI 信號(hào)輸入。輸出：NRZ_OUT ： CMI 譯碼輸出。說(shuō)明：CLK_DECODE ： 8 號(hào)板的FPGA 的16 腳，插座的名稱為“CLK”。RST ： 8 號(hào)板FPGA 39 腳，復(fù)位信號(hào)，S2 pn1 往上撥時(shí)，復(fù)位信號(hào)有效。CMI_IN ： 8 號(hào)板的FPGA 的10 腳，插座的名稱為“COMRXA”。NRZ_OUT ： 8 號(hào)板的FPGA 的75 腳，插座的名稱為“串口時(shí)鐘”。2. 設(shè)計(jì)方法CMI 譯碼電路由串并變換器、譯碼器、同步檢測(cè)器、扣脈沖電路等電路組成。1)首先將輸入原始時(shí)鐘分頻，譯碼速度降一倍；2)然后進(jìn)

8、行串并轉(zhuǎn)換，將輸入的二倍編碼后的信號(hào)轉(zhuǎn)換成2bit 的信號(hào)用于譯碼；3)最后CMI 譯碼：將CMI 碼的高位與低位通過(guò)異或非門實(shí)現(xiàn)CMI 碼的譯碼，如果高位和低位相同就譯成1，如果不同就譯成0。六、 實(shí)驗(yàn)步驟1. 在 quartus 中新建或打開工程文件CMI_DECODE.qpf。注意，工程設(shè)置不要隨便改動(dòng)，特別是管腳定義、器件定義，否則會(huì)損壞器件。2. 在 CMI_DECODE.V 中添加代碼。然后，編譯仿真后。經(jīng)檢查后方可下載（確認(rèn)管腳分配正常）。3. 關(guān)電，用信號(hào)連接導(dǎo)線按如下方式連線：源插座 目的插座CLK1（信號(hào)源板） BS（6 號(hào)板）PN（信號(hào)源板） NRZIN（6 號(hào)板）DOU

9、T1（6 號(hào)板） DIN（7 號(hào)板）BS（7 號(hào)板） CLK（8 號(hào)板）DOUT1（6 號(hào)板） COMRXA（8 號(hào)板）4. 將信號(hào)源的撥碼開關(guān) S4 撥位“1100”，將7 號(hào)板的S2 撥位“1000”，將6 號(hào)板的S1 撥位“”。5. 將 JTAG 下載電纜與8 號(hào)板的J601（JTAG 下載）連接，注意連接方向。6. 開電，將程序下載至 FPGA 中。7. 用示波器觀察 8 號(hào)板上測(cè)試點(diǎn)“串口時(shí)鐘”和信號(hào)源的測(cè)試點(diǎn)PN 看兩路信號(hào)是一樣。（有延時(shí)屬于正?，F(xiàn)象）8. 實(shí)驗(yàn)完成后復(fù)原 LTE-TX-02E 實(shí)驗(yàn)箱。實(shí)驗(yàn)數(shù)據(jù)與結(jié)果：CMI 代碼：module cmi(clk,reset,dat

10、a,code_out,m_out);input clk,data; /定義輸入時(shí)鐘信號(hào)及初始信號(hào)datainput reset; /定義輸入清零端output 1:0 code_out; /編碼輸出2位二進(jìn)制reg flag; /定義flag 作為取反信號(hào) 進(jìn)行輸入為一譯碼為00 11的切換reg 1:0 code_out; /定義存儲(chǔ)類型 進(jìn)行數(shù)據(jù)存儲(chǔ)output m_out;/譯碼輸出reg m_out;always (posedge clk or negedge reset)/當(dāng)clk上升沿 或置零信號(hào)下降沿來(lái)臨執(zhí)行 begin if(!reset) /當(dāng)清零為0 清零端有效編碼輸出置零

11、begin code_out=0; end else if (data=1) begin /數(shù)據(jù)為1執(zhí)行，假設(shè)此時(shí)flag為1，將00賦給編碼輸出 if (flag) begin code_out1=0; code_out0=0; flag=flag; /對(duì)flag取反 end/結(jié)束退出 else if (!flag) begin/當(dāng)數(shù)據(jù)為1，flag等于0時(shí)輸入為1 編碼為11 code_out0=1; code_out1=1; flag=flag; end end else if(data=0) begin/當(dāng)數(shù)據(jù)為0，將01賦給編碼輸出 code_out0=1; code_out1=0; endendalways(posedge clk )/譯碼 當(dāng)clk上升沿到 有效，比編碼輸出延遲一個(gè)周期begin if (code_out=2b01)/當(dāng)編碼輸出為01 ，譯碼輸出為0 m_out=1h0;else if(code_out=2b11)/當(dāng)編碼輸出為00，譯碼輸出為1 m_ou