verilog搶答器(最經(jīng)典)

1、搶答器設(shè)計題 目： 智能電子搶答器 專 業(yè)： 電子信息工程 2011 年 1 月 7 日摘 要 搶答器是在競賽、文體娛樂活動（搶答活動）中，能準(zhǔn)確、公正、直觀地判斷出搶答者的機(jī)器。電子搶答器的中心構(gòu)造一般都是由搶答器由單片機(jī)以及外圍電路組成。 本設(shè)計是以四路搶答為基本概念。從實(shí)際應(yīng)用出發(fā),利用電子設(shè)計自動化( EDA)技術(shù),用可編程邏輯器件設(shè)計具有擴(kuò)充功能的搶答器。它以Verilog HDL硬件描述語言作為平臺，結(jié)合動手實(shí)驗(yàn)而完成的。它的特點(diǎn)是電路簡單、制作方便、操作簡單、方便、性能可靠，實(shí)用于多種智力競賽活動。本搶答器的電路主要有四部分組成：鑒別鎖存電路、FPGA主芯片EP1C3T144C8

2、電路、計分電路以及掃描顯示模塊的電路，并利用Quartus II工具軟件完成了Verilog HDL源程序編寫和硬件下載。這個搶答器設(shè)計基本上滿足了實(shí)際比賽應(yīng)用中的各種需要。在實(shí)際中有很大的用途。關(guān)鍵詞：搶答器 Quartus II Verilog HDL EP1C3T144C81引言硬件描述語言 Hardware Description Language 是硬件設(shè)計人員和電子設(shè)計自動化 EDA 工具之間的界面。其主要目的是用來編寫設(shè)計文件，建立電子系統(tǒng)行為級的仿真模型。即利用計算機(jī)的巨大能力對用 Verilog HDL 或 VHDL 建模的復(fù)雜數(shù)字邏輯進(jìn)行仿真，然后再自動綜合以生成符合要求且

3、在電路結(jié)構(gòu)上可以實(shí)現(xiàn)的數(shù)字邏輯網(wǎng)表 Netlist，根據(jù)型仿真驗(yàn)證無誤后用于制造ASIC芯片或?qū)懭?EPLD 和 FPGA 器件中。Verilog HDL是一種硬件描述語言（HDL:Hardware Discription Language），是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL就是在用途最廣泛的C語言的基礎(chǔ)上發(fā)展起來的一種件描述語言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首創(chuàng)的，最初只設(shè)計了一個仿真與驗(yàn)證工具

4、，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時序分析工具。1985年Moorby推出它的第三個商用仿真器Verilog-XL,獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應(yīng)用。1989年CADENCE公司收購了GDA公司，使得Verilog HDL成為了該公司的獨(dú)家專利。1990年CADENCE公司公開發(fā)表了Verilog HDL,并成立LVI組織以促進(jìn)Verilog HDL成為IEEE標(biāo)準(zhǔn)，即IEEE Standard 1364-1995. Verilog HDL的最大特點(diǎn)就是易學(xué)易用，如果有C語言的編程經(jīng)驗(yàn)，可以在一個較短的時間內(nèi)很快的學(xué)習(xí)和掌握，因而可以把Verilog HDL內(nèi)容

5、安排在與ASIC設(shè)計等相關(guān)課程內(nèi)部進(jìn)行講授，由于HDL語言本身是專門面向硬件與系統(tǒng)設(shè)計的，這樣的安排可以使學(xué)習(xí)者同時獲得設(shè)計實(shí)際電路的經(jīng)驗(yàn)。2 關(guān)于課程設(shè)計21 課程設(shè)計目的理論聯(lián)系實(shí)際，鞏固和運(yùn)用所學(xué)課程，提高分析、解決計算機(jī)技術(shù)實(shí)際問題的獨(dú)立工作能力，通過對一個智力搶答器的設(shè)計，進(jìn)一步加深對計算機(jī)原理以及數(shù)字電路應(yīng)用技術(shù)方面的了解與認(rèn)識，進(jìn)一步熟悉數(shù)字電路系統(tǒng)設(shè)計、制作與調(diào)試的方法和步驟。鞏固所學(xué)課堂知識，理論聯(lián)系實(shí)際，提高分析、解決計算機(jī)技術(shù)實(shí)際問題的獨(dú)立工作能力。為了進(jìn)一步了解計算機(jī)組成原理與系統(tǒng)結(jié)構(gòu)，深入學(xué)習(xí)EDA技術(shù)，用Verilog HDL語言去控制將會使我們對本專業(yè)知識可以更好

6、地掌握。22 課程設(shè)計的內(nèi)容1用EDA實(shí)訓(xùn)儀的I/O設(shè)備和PLD芯片實(shí)現(xiàn)智能電子搶答器的設(shè)計2智能電子搶答器可容納4組參賽者搶答，每組設(shè)一個搶答器3電路具有第一搶答信號的鑒別和鎖存功能。在主持人將復(fù)位按鈕按下后開始搶答，并用EDA實(shí)訓(xùn)儀上面的八段數(shù)碼管顯示搶答者的序號，同時揚(yáng)聲器發(fā)出“嘟嘟”的響聲，并維持3秒鐘，此時電路自鎖，不再接受其他選手的搶答信號4 設(shè)置計分電路，每組開始時設(shè)置為6分，搶答后由主持人計分，答對一次加1分，錯一次減1分。3 開發(fā)工具簡介31 EDA技術(shù)EDA是電子設(shè)計自動化（Electronic Design Automation）的縮寫，在20世紀(jì)90年代初從計算機(jī)輔助設(shè)

7、計（CAD）、計算機(jī)輔助制造（CAM）、計算機(jī)輔助測試（CAT）和計算機(jī)輔助工程（CAE）的概念發(fā)展而來的。EDA技術(shù)就是以計算機(jī)為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言HDL完成設(shè)計文件，然后由計算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強(qiáng)度。利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB版圖的整個過程的計算機(jī)上自動處理完

8、成。現(xiàn)在對EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。32 硬件描述語言Verilog HDL Verilog HDL 是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計。該語言是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 首創(chuàng)的。 Phil Moorby 后來成為 Verilog XL 的主要設(shè)計者和 Cad

9、ence 公司（ Cadence Design System ）的第一個合伙人。在 1984-1985 年間， Phil Moorby 設(shè)計出第一個名為 Verilog-XL 的仿真器； 1986 年，他對 Verilog HDL 的發(fā)展又一次作出了巨大貢獻(xiàn) 提出了用于快速門級仿真的 XL 算法。隨著 Verilog-XL 算法的成功， Verilog HD 語言得到迅速發(fā)展。 1989 年， Cadence 公司收購 GDA 公司， Verilog HDL 語言成為了 Cadence 公司的私有財產(chǎn)。 1990 年， Cadence 公司決定公開 Verilog HDL 語言，并成立了 OV

10、I （ Open Verilog International ）組織，并負(fù)責(zé)促進(jìn) Verilog HDL 語言的發(fā)展?；?Verilog HDL 的優(yōu)越性， IEEE 于 1995 年制定了 Verilog HDL 的 IEEE 標(biāo)準(zhǔn)，即 Verilog HDL1364-1995 ； 2001 年發(fā)布了 Verilog HDL1364-2001 標(biāo)準(zhǔn)。33 Verilog HDL 的設(shè)計流程 一般是：1 文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的 HDL 編輯環(huán)境。通常 Verilog HDL 文件保存為 .v 文件。2 功能仿真：將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯

11、功能是否正確（也叫前仿真，對簡單的設(shè)計可以跳過這一步，只有在布線完成之后，才進(jìn)行時序仿真）。3 邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡的布爾表達(dá)式。邏輯綜合軟件會生成 .edf （ EDIF ）的 EDA 工業(yè)標(biāo)準(zhǔn)文件。（最好不用 MAX+PLUS II 進(jìn)行綜合，因?yàn)橹恢С?VHDL/Verilog HDL 的子集）4 布局布線：將 .edf 文件調(diào)入 PLD 廠家提供的軟件中進(jìn)行布線，即把設(shè)計好的邏輯安放到 CPLD/FPGA 內(nèi)。5 時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時序（也叫后仿真）。3.4 FPGA采用了邏輯單元陣列LCA（Lo

12、gic Cell Array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。FPGA的基本特點(diǎn)主要有：1）采用FPGA設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 -2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。3）FPGA內(nèi)部有豐富的觸發(fā)器和IO引腳。4）FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費(fèi)用最低、風(fēng)險最小的器件之一。5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。可以說，

13、FPGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。目前FPGA的品種很多，有XILINX公司的Virtex系列、TI公司的TPC系列、ALTERA公司的Stratix系列等。FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA

14、功能時，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程。4 設(shè)計過程41 系統(tǒng)設(shè)計要求本設(shè)計的具體要求是： (1) 設(shè)計制作一個可容納四組參賽者的數(shù)字智力搶答器，每組設(shè)置一個搶答按鈕。 (2) 電路具有第一搶答信號的鑒別和鎖存功能。在主持人按下復(fù)位按鈕后，若參加者按搶答開關(guān)，則該組指示燈亮。此時，電路應(yīng)具備

15、自鎖功能，使別組的搶答開關(guān)不起作用。（3）自鎖后，用八段數(shù)碼管顯示搶答者的序號，同時揚(yáng)聲器發(fā)出“嘟嘟”并且持續(xù)3秒。 (4) 設(shè)置計分電路。 每組在開始時預(yù)置成6，搶答后由主持人計分，答對一次加1，否則減1分 。42 系統(tǒng)設(shè)計方案 根據(jù)系統(tǒng)設(shè)計要求可知，系統(tǒng)的輸入信號有：各組的搶答按鈕1、2、3、4，系統(tǒng)清零信號CLR，系統(tǒng)時鐘信號CLK，計分復(fù)位端RST，加分按鈕端ADD，計時預(yù)置控制端LDN，計時使能端EN，計時預(yù)置數(shù)據(jù)調(diào)整按鈕TA、TB；系統(tǒng)的輸出信號有：四個組搶答成功與否的指示燈控制信號輸出口LEDA、LEDB、LEDC、LEDD，四個組搶答時的計時數(shù)碼顯示控制信號若干，搶答成功組別顯

16、示的控制信號若干，各組計分動態(tài)顯示的控制信號若干。本系統(tǒng)應(yīng)具有的功能有：第一搶答信號的鑒別和鎖存功能；數(shù)碼管顯示；計分控制。 根據(jù)以上的分析，我們可將整個系統(tǒng)分為四個主要模塊：搶答鑒別模塊；搶答計分模塊；顯示譯碼模塊；EP1C3T144C8 接口模塊。 搶答 原理圖 顯示 蜂鳴 原理圖 計分顯示模塊（由于板大小限制，只顯示兩組）pcb EP1C3T144C8 接口原理圖系統(tǒng)的工作原理如下：當(dāng)主持人按下使能端EN時，搶答器開始工作，1、2、3、4四位搶答者誰最先搶答成功則此選手的臺號燈（LED1LED4）將點(diǎn)亮，并且主持人前的組別顯示數(shù)碼管講顯示出搶答成功者的臺號；接下來主持人提問，若回答正確，

17、主持人按加分按鈕，搶答積分模塊將給對應(yīng)的組加分，并將組的總分顯示在對應(yīng)的選手計分?jǐn)?shù)碼管上。在此過程中。完成第一輪搶答后，主持人清零，接著重新開始，步驟如上。43 主要VHDL源程序module YangLu(clk,inputEn,inputL1,inputL2,inputL3,inputL4,Sig1,Sig2,Sig3,Sig4,Led,Buzzer); / 一開始時聲明有哪些端口 /輸入口input clk,inputEn,inputL1,inputL2,inputL3,inputL4;/輸出口output Sig1,Sig2,Sig3,Sig4;output 0:7Led; outpu

18、t Buzzer;/在輸出口配置個寄存器,以便運(yùn)算reg Sig1=1b1,Sig2=1b1,Sig3=1b1,Sig4=1b1;reg 0:7Led;reg Buzzer;/配置寄存器,EnFlat是表明開始搶答的標(biāo)志位reg EnFlat=1b0;/BuClk是蜂鳴器的標(biāo)志位reg BuClk=1b0;/BuL是做蜂鳴器的延時用reg 0:7BuL=8d0;always (posedge clk)/捕捉時鐘begin/初始化各按鍵并開始搶答if(inputEn=1b0)begin/初始化各個標(biāo)志位和參數(shù)EnFlat=1b1;/各個按鍵對應(yīng)的LED控制端Sig1=1b1;Sig2=1b1;S

19、ig3=1b1;Sig4=1b1;/靜態(tài)數(shù)碼管的控制端,有8位Led=8b;BuClk=1b0;/蜂鳴器的控制管腳,低電平為發(fā)聲音Buzzer=1b1;end/開始搶答if(EnFlat=1b1)begin/如果按鍵1按下if(inputL1=1b0)begin/禁止其他選手搶答EnFlat=1b0;/對應(yīng)的LED點(diǎn)亮Sig1=1b0;/靜態(tài)數(shù)碼管顯示序號1Led=8b;/指示蜂鳴器發(fā)聲BuClk=1b1;end /如果按鍵2按下else if(inputL2=1b0)begin/禁止其他選手搶答EnFlat=1b0;Sig2=1b0;Led=8b;BuClk=1b1;end /如果按鍵3按下

20、else if(inputL3=1b0)begin/禁止其他選手搶答EnFlat=1b0;Sig3=1b0;Led=8b;BuClk=1b1;end /如果按鍵4按下else if(inputL4=1b0)begin/禁止其他選手搶答EnFlat=1b0;Sig4=1b0;Led=8b;BuClk=1b1;endend/當(dāng)蜂鳴器標(biāo)志位置1時/進(jìn)入此蜂鳴器處理程序if(BuClk=1b1)begin/蜂鳴器發(fā)聲Buzzer=1b0;/延時變量加1BuL = BuL + 8d1;/當(dāng)?shù)竭_(dá)延時的時間時關(guān)掉蜂鳴器if(BuL=8d255)begin/延時變量復(fù)位BuL=8d0;/蜂鳴器標(biāo)志位復(fù)位BuC

21、lk=1b0;/蜂鳴器停掉Buzzer=1b1;endendendendmodule5 靜態(tài)調(diào)試 靜態(tài)調(diào)試是在不加電壓即電路不工作的情況下進(jìn)行的測試。參照所畫的PCB圖，主要檢查電路板是否完好。該導(dǎo)通是否已導(dǎo)通，無短路現(xiàn)象，檢查元器件是否使用正確，檢查焊點(diǎn)是否有虛焊。檢查無誤后，方可加電使其工作。6 總結(jié) 本次實(shí)訓(xùn)為期兩周，分組選題。由于種種原因，我們兩個人選擇了3個人一組的題目。確定下題目后，首先就是方案的確定。經(jīng)過老師的輔導(dǎo)、同學(xué)的幫助、翻閱相關(guān)資料，綜合各方面的考慮，最后確定用FPGA來實(shí)現(xiàn)電子搶答器的功能。FPGA首先要有最主要的芯片，感謝童有為老師提供的EP1C3T144C8芯片和接

22、口電路模塊，這是本次實(shí)訓(xùn)的基礎(chǔ)。但是要了解EP1C3T144C8芯片的構(gòu)造，需要查看大量的英文資料，我并沒有氣餒，一個管腳一個管腳的對比，終于弄清楚了實(shí)現(xiàn)功能的大體思路。然后就是學(xué)習(xí)Verilog HDL語言，雖然以前學(xué)過，但是時間比較久了，差不多都忘了，用了幾天時間熟悉了Verilog HDL 源程序的編寫。最后是硬件的調(diào)試，這是個漫長的過程，EP1C3T144C8芯片的接口也非常的繁雜，最后我堅(jiān)持了下來。 通過這次實(shí)訓(xùn)，我對Verilog HDL有了深入的認(rèn)識。同時也對EDA產(chǎn)生了更加濃厚的興趣。本次實(shí)訓(xùn)，也檢驗(yàn)了自己的能力，加強(qiáng)了邏輯思維的能力，不過我也發(fā)現(xiàn)了自身存在的一些問題，比如在p

23、rotel軟件的應(yīng)用上還有很多不成熟不理解的地方，但是相信在以后的學(xué)習(xí)生活中我可以很好的與予改正，取得更好的成績，也希望日后老師能不厭其煩的指導(dǎo)我，給予我更大的支持。謝 辭本論文設(shè)計在各位老師的悉心指導(dǎo)和嚴(yán)格要求下業(yè)已完成，從選題到具體的實(shí)訓(xùn)和寫作過程，無不凝聚著老師們的心血和汗水。在我實(shí)訓(xùn)期間，老師為我提供了種種專業(yè)知識上的指導(dǎo)和一些富于創(chuàng)造性的建議，老師們嚴(yán)謹(jǐn)求實(shí)的態(tài)度使我深受感動，沒有這樣的幫助和關(guān)懷和熏陶，我不會這么順利的完成實(shí)訓(xùn)任務(wù)。在此向老師們表示深深的感謝和崇高的敬意！ 這次實(shí)訓(xùn)還要感謝黃鐘鳴同學(xué)的熱情幫助，是他讓我在短時間內(nèi)熟悉了Verilog HDL源程序的編寫。在硬件調(diào)試階

24、段，也有很多同學(xué)給予了幫助，在此謝謝你們了。我還要借此機(jī)會向給予我諸多教誨和幫助的各位老師表示由衷的謝意，感謝他們的辛勤栽培。不積跬步何以至千里，各位任課老師認(rèn)真負(fù)責(zé)，在他們的悉心幫助和支持下，我能夠很好的掌握和運(yùn)用專業(yè)知識，并在實(shí)訓(xùn)中得以體現(xiàn)，順利完成實(shí)訓(xùn)任務(wù)。同時，在論文寫作過程中，我還參考了有關(guān)的書籍和論文，在這里一并向有關(guān)的作者表示謝意。我還要感謝同組的各位同學(xué)以及我的各位室友，在這段時間里，你們給了我很多的啟發(fā)，提出了很多寶貴的意見，對于你們幫助和支持，在此我表示深深地感謝！參考文獻(xiàn)1 譚會生，張昌凡. EDA技術(shù)及應(yīng)用.第二版.西安電子科技大學(xué)出版社，20092 李大社，基于Quartus II的FPGA/CPLD設(shè)計實(shí)例精解，電子工業(yè)出版社 ，20103 李國洪，胡輝，沈明山. EDA技術(shù)與實(shí)驗(yàn).機(jī)械工業(yè)出版社，20094 西勒提(MichaelD.Ciletti)， Verilog HDL高級數(shù)字設(shè)計，電子工業(yè)出版社，2010 5 劉建清. 從零開始學(xué)CPLD和Verilog.HDL編程技術(shù)，國防工業(yè)出版社，20076 巴斯克，夏宇聞，甘偉 譯. VERILOG HDL入門，北京航空航天大學(xué)，20107 王港元等 ，電子技能基礎(chǔ)(第二版)，四川大學(xué)出版社 ，