專用集成電路設(shè)計.ppt

,第九章 專用集成電路設(shè)計,9.1 引言,集成電路，包括通用電路和專用電路，傳統(tǒng)的制造方法都是人工完成版圖設(shè)計后流片生產(chǎn)，這種方式又稱為全定制電路的設(shè)計和生產(chǎn)。 全定制電路的設(shè)計從系統(tǒng)設(shè)計開始到版圖設(shè)計結(jié)束，這是電子系統(tǒng)的全程設(shè)計。 在晶體管級和版圖級后端設(shè)計中，通過對晶體管級電路和布局線的優(yōu)化設(shè)計，可以使最后的設(shè)計結(jié)果速度快、占用芯片面積小、可靠性高，芯片的性能指標一般要高于在PLD上實現(xiàn)的系統(tǒng)。 然而，全程設(shè)計的投資大、時間長，因此只有那些市場需求量大的IC，才考慮采用全定制方式設(shè)計和生產(chǎn)。,目前，為了提高設(shè)計的成功率，即使是全定制設(shè)計，也并非在全程設(shè)計完成后立即流片生產(chǎn)，而是將設(shè)計實現(xiàn)分成兩個階段進行。當前端設(shè)計和仿真全部結(jié)束后，首先將設(shè)計結(jié)果用HDPLD實現(xiàn)，以驗證系統(tǒng)的實際性能。當確認設(shè)計結(jié)果已達到所要求的性能指標后，再進行后端設(shè)計，組織流片生產(chǎn)。 全定制電路（包括通用電路和ASIC）的設(shè)計，可以采用隨機邏輯設(shè)計、陣列邏輯設(shè)計和標準單元設(shè)計等方式。,所謂隨機邏輯是指數(shù)字邏輯設(shè)計的一種具體形式，在這種設(shè)計方式中，按具體的設(shè)計要求把一些中小規(guī)模邏輯電路布局在版圖范圍以內(nèi)，并把它們連接起來。由于邏輯功能需要的多樣性和這些邏輯電路在版圖上布局的不規(guī)則性，使得電路的邏輯結(jié)構(gòu)及連線呈現(xiàn)隨機性。通常認為這種設(shè)計具有硅片利用率高，運算速度快的優(yōu)點。隨機邏輯設(shè)計體現(xiàn)設(shè)計者的個性，一個有經(jīng)驗的設(shè)計者，可以獲得良好的設(shè)計效果。 由于隨機邏輯的非規(guī)則性，各功能電路和元件的版圖都需要單獨設(shè)計，因此，版圖設(shè)計周期長，改型困難。,9.2 門陣列和門海陣列設(shè)計,陣列邏輯是結(jié)構(gòu)化邏輯設(shè)計中廣泛采用的電路形式，目前廣泛采用的陣列形式有PLA門陣列和門海陣列等。,門 陣 列,9.2.1 門陣列設(shè)計,門陣列是在一個芯片上把門電路排成陣列形式，門電路的構(gòu)成是兩對或三對共柵或不共柵的P型晶體管和N型晶體管，稱為基本單元。,對于一些標準的邏輯門，如與非門、或非門、觸發(fā)器等，可事先將若干個基本單元用確定的連線連接起來，構(gòu)成“宏單元”，這樣可以加快門陣列的設(shè)計過程。因為這時只需對“宏單元”進行布局，并在宏單元之間布線。 布線通道是門陣列芯片的重要組成部分。 門陣列設(shè)計的芯片面積利用率比較低。,9.2.2 門海陣列,門海陣列（Sea-of-Gate，簡稱為SOG）是為了克服門陣列芯片面積利用率低的缺點而提出的一種陣列結(jié)構(gòu)。為了充分利用芯片的面積，將門陣列中的布 線通道去掉， 用基本單元占 據(jù)整個陣列分 布區(qū)。,IO焊盤,無專門 布線通 道的有 源區(qū),9.2.3 門陣列和門海陣列的設(shè)計流程,利用門陣列和門海陣列設(shè)計ASIC，雖然在后端設(shè)計中不需要設(shè)計全套掩膜，但還是需要完成24塊掩膜版的設(shè)計，因此，后端設(shè)計和后仿真工作仍需完成。一般，在用門陣列或門海陣列實 現(xiàn)之前，都已經(jīng)用PLD器件作了樣機試驗，因此，可以利用PLD的設(shè)計結(jié)果，轉(zhuǎn)換到門陣列或門海陣列上。 門陣列（包括門海陣列）的電路結(jié)構(gòu)簡單，單元規(guī)則化，設(shè)計比較容易。而且其集成密度、功耗、速度和可靠性等特性都可與全定制電路相媲美。同時，計人員并不需要了解很多版圖設(shè)計知識，大大便利了用戶的設(shè)計工作。,9.3 標準單元設(shè)計,標準單元法設(shè)計是一種常用的集成電路設(shè)計方法。 所謂標準單元，是指預先設(shè)計完畢并存放在單元庫中的元件，這些元件在邏輯功能層次和版圖層次都經(jīng)過優(yōu)化和標準化設(shè)計，標準單元的邏輯符號及電學特性存入邏輯庫中，版圖則存入版圖庫。 標準單元設(shè)計，就是在設(shè)計中用圖形或硬件描述語言調(diào)用庫元件，在布局布線階段，這些庫元件的版圖也被EDA工具所調(diào)用，進行自動布局和布線。,單元庫中的每個單元都具有3種描述方式： 單元的邏輯符號（以字母L為特征符）， 單元的拓撲版圖（以字母O為特征符）， 單元的掩膜版 圖（以字母A為特征符）。,反 相 器 單 元,反相器的 邏輯符號,反相器 的拓撲 圖,反相器的 掩膜版圖,標準單元設(shè)計的版圖布置,單元庫一般包括 有下列元件： 小規(guī)模邏輯電路 中規(guī)模邏輯電路 各種宏單元模塊 IP核 為了便于布局和布 線，SSI和MSI標準 單元的版圖都被設(shè) 計成矩形狀，版圖 的高度相近或相等， 但寬度可以不同。,9.4 設(shè)計檢驗,對于ASIC的設(shè)計，當前端設(shè)計完成以后，還必須進行版圖級的設(shè)計，因此，還應進行后端設(shè)計的檢驗，即版圖驗證和后仿真。版圖驗證包括設(shè)計規(guī)則檢查（DRC），電學規(guī)則檢查（ERC）和版圖-原理圖一致性檢查（LVS）。版圖驗證的內(nèi)容是針對版圖設(shè)計中可能出現(xiàn)的幾類設(shè)計錯誤確定的，這幾種設(shè)計錯誤是幾何設(shè)計錯誤，電氣設(shè)計錯誤和拓撲錯誤（布局和連線錯誤）。,9.4.1設(shè)計規(guī)則檢查（DRC）,設(shè)計規(guī)則檢查之前，要進行大量幾何圖形的運算（GOA），包括算術(shù)運算、邏輯運算和拓撲運算，以獲得版圖幾何圖形的相關(guān)數(shù)據(jù)。圖形的算術(shù)運算求得幾何圖形的長、寬、間距、面積等數(shù)據(jù)；拓撲運算主要有包含、相交、接觸、非接觸等，可以獲得圖形拓撲結(jié)構(gòu)方面的數(shù)據(jù)（例如連接）；布爾運算主要是與（AND）、或（OR）、非（NOT）、減（SUB）、異或（XOR）等。,9.4.2 電學規(guī)則檢查（ERC）,在電學規(guī)則檢查之前，首先要進行電路網(wǎng)表提?。∟PE），即從版圖提取出由其表示的電路網(wǎng)表。所以NPE實際上是將圖形問題轉(zhuǎn)換為網(wǎng)絡(luò)問題，以便于后繼的電學規(guī)則檢查和一致性檢查。 器件的識別，提取版圖中的無源器件電阻和電容、有源器件晶體管和二極管。 電路連接信息的提取。 器件參數(shù)的提取，主要是電阻值、電容值、寄生電阻值和寄生電容值等,9.4.3 版圖與電路圖一致性檢查(LVS),LVS期望由版圖和電路圖形成的兩個網(wǎng)表結(jié)構(gòu)完全一致，版圖與電路圖中的節(jié)點和器件均一一配對，如果二者不一致，則表明存在錯誤。 LVS錯誤類型主要有兩類：不一致點和失配器件。 不一致點分為節(jié)點不一致和器件不一致。 節(jié)點不一致是指版圖與電路中各有一節(jié)點，兩者所連器件情況相似，但不完全相同。 器件不一致是指版圖與電路中各有一器件，兩個器件相同，所接節(jié)點情況相似，但不完全相同。 失配器件是指有的器件在版圖中存在但在原電路中沒有，或在原電路中有的器件在版圖中卻沒有。 上面所說的器件可以是單個晶體管，還可以是各種組合結(jié)構(gòu)。在完成LVS后要根據(jù)檢查結(jié)果所報告的各種錯誤，修改版圖，直到無一錯誤存在。,9.5 后仿真,在版圖驗證中，EDA工具從實際的物理版圖中提取一個實際電路，而且還提取出一些關(guān)鍵的電學參數(shù)，如MOS管的柵極電容，擴散區(qū)和連線的寄生電容和電阻等，因此，除了可以驗證所設(shè)計的物理版圖是否能夠?qū)崿F(xiàn)原電路的功能外，還可以對包含寄生參數(shù)的電路作進一步的仿真和分析，這一步工作就稱為后仿真。 在后仿真之前，首