適用於消費性電子產(chǎn)品之低功率.doc

適用於消費性電子產(chǎn)品之低功率 USB 2.0 PHY IPLow Power USB 2.0 PHY IP for High-Volume Consumer ApplicationsSynopsys, Inc. Gervais Fong概觀在計算與消費性電子領域中，USB協(xié)定已成為通用標準。設計團隊現(xiàn)今很少會嘗試設計自有的USB智慧財產(chǎn) (intellectual property, IP)，使得此半導體IP尚不足以稱為矽商品。Synopsys導入第二代USB 2.0 PHY IP產(chǎn)品線 (稱為 DesignWare USB 2.0 nanoPHY)，更進一步針對行動裝置與大容量消費性應用，將低功率、面積、製造成本、及系統(tǒng)性能進行最佳化。此產(chǎn)品為設計者提供了0.13微米以下製程的高差異性USB PHY 核心。引言隨著 USB 在行動消費性裝置中逐漸普及，設計團隊在申請IP時必須考量許多關鍵標準，例如成本、系統(tǒng)性能(可互通性)、可靠度、以及功率。勤勉的技術評估已成為製造 vs. 購買(make versus buy)決策的關鍵部份，除了最簡單的IP核心外。全球消費性電子市場的競爭動力，在於降低成本以及加速設計週期。因此，整體的設計生產(chǎn)力和IP所有權的總成本也是必須考慮的因素。舉例來說，雖然在大部分的專案中，避免設計重製(re-spins)是一般性的目標，但可靠度的問題，以現(xiàn)場失敗率(field failure)來看，也會對所有權的總成本產(chǎn)生重大的影響。製程良率則是另一個會對總成本造成顯著影響的因素。這兩個因素都直接地受USB PHY的關鍵規(guī)格參數(shù)所影響。最後，對介面IP而言相當重要的要求就是可互通性(interoperability)?？苫ネㄐ缘膯栴}不僅僅是滿足商標認證的要求?？苫ネㄐ允窃O計規(guī)格與操作邊際的功能，能夠進一步影響裝置良率及製造生產(chǎn)的經(jīng)濟效益。由於可攜式裝置需要更長的操作時間，在功率規(guī)格上的要求逐漸增加，IP的低功率設計讓整體SoC功率預算(power budget)能夠維持 對電池供電裝置如智慧型手機、MP3 隨身聽、數(shù)位相機、和隨身碟等等，是一個關鍵。在此商業(yè)與科技要求逐漸增加的架構下，Synopsys導入了第二個USB 2.0 PHY IP產(chǎn)品線，針對要求低功率、低面積、與高利潤的可攜式與高容量應用最佳化。Synopsys 的 USB 2.0 PHY 產(chǎn)品線最新的DesignWare 2.0 nanoPHY是以Synopsys目前領導市場，通過180-nm、130-nm、及90-nm CMOS數(shù)位邏輯製程之認證的USB 2.0 PHY為基礎。由主要半導體公司、ASSP製造商、與晶圓廠所選擇，目前的USB 2.0 PHY產(chǎn)品線正大量生產(chǎn)，並具有高達24個以上的程序埠與配置組合。Synopsys在以原始PHY滿足嚴謹品質與產(chǎn)量要求上所具有的廣泛經(jīng)驗，運用至針對行動與大容量消費性應用最佳化之互補性PHY產(chǎn)品線的開發(fā)。特別是Synopsys DesignWare USB 2.0 nanoPHY是建構於一個創(chuàng)新USB架構之上，此架構是為滿足低功率、成本與可互通性等關鍵需求所設計，以利用最新製程技術如90-nm與65-nm的優(yōu)點。USB 2.0 nanoPHY 針對面積、功率、及接腳數(shù)進行最佳化目前USB 2.0 PHY IP設計的面積範圍通常在1 mm2至1.2mm2之間。依據(jù)特定的製程，最新的DesignWare USB 2.0 nanoPHY突破此面積障礙達50%。舉例來說，重新設計過的PLL/DLL架構消除了複雜計時電路的需要，對整體面積的減少有了重大的貢獻。PHY就是以此方式重頭設計，數(shù)位區(qū)塊隨較小的製程幾何縮放時，整體宏觀面積可以縮小 這對混合訊號設計不一定有效。以整體性的方法(holistic approach)來達到低功率設計，大幅減少USB 2.0 nanoPHY核心的功率需求。PHY的數(shù)位與類比區(qū)塊中之功率均已減少。重新設計過的DLL/PLL具有最佳化計時方法，移除了大量高頻率計時電路的需求。利用新型的傳送架構，結合最佳化接收與傳送路徑中計時方法，能夠進一步減少主動功率損耗。減少PHY功率需求達50%，不但可以延長電池壽命，也表示可以使用成本較低的電源供應器。這對可攜式、電池供電的產(chǎn)品來說是非常重要的一環(huán)。圖1.Synopsys USB 2.0 PHY及nanoPHY功率與面積比較低功率架構還具有其它優(yōu)點。減少供電電流需求，可以減少整體功率損耗並讓接腳計數(shù)最小化(減少一半)而不須犧牲任何功能。超低接腳計數(shù)設計是主要優(yōu)勢，能夠使用較低成本的封裝?；蛘撸庋b接腳能夠給其它訊號使用。需要較少的接腳也表示減少生產(chǎn)測試成本，同時也能夠相當程度地方便SoC整合。良率最佳化隨著製程線寬從130-nm轉變?yōu)樽钚碌?0-nm (及以下)，良率的優(yōu)先性大幅提升。介面協(xié)定如 USB，晶片良率與關鍵規(guī)格參數(shù)如PLL時基(PLL jitter)性能、能隙變化 (bandgap variation)，以及晶片面積獨立性息息相關。較低的晶片良率，就算只有百分之二或三，也會造成製造成本增加而蓋過較小的晶圓面積所帶來的成本效益?？紤]到這點，DesignWare USB 2.0 nanoPHY加入幾個能夠藉由關鍵USB運作參數(shù)的最佳化來直接改善良率的功能。首先，系統(tǒng)設計以直接從 IP 即開即用(out of the box)的高品質等級為目標。此概念可由圖示中的眼圖(eye diagram)範例(圖2)看出，其中說明了與其它競爭對手的PHY相比，使用DesignWare USB 2.0 PHY所能獲得的較佳邊界 (margin)。圖2.Synopsys USB 2.0 PHY 眼圖邊界範例特別具有挑戰(zhàn)性的關鍵USB規(guī)格參數(shù)有二：全速與低速操作模式下的上升/下降時間(rise-fall time)以及交叉點 (crossover point)。DesignWare USB 2.0 nanoPHY中的新型傳輸電路，提供了更優(yōu)越的操作邊界(operating margin)，能夠嚴格控制這些關鍵USB規(guī)格。新型架構減少了這些規(guī)格的變動並確保較低的製程偏移敏感度。USB 2.0規(guī)格要求HS/FS/LS傳輸器具有受控制的45歐姆來源阻抗。因此，PHY設計的一項重要任務，就是建立精確的45歐姆晶片上來源阻抗。Synopsys使用非常直接的方法來自動微調(diào)對整體設計穩(wěn)健性產(chǎn)生貢獻的來源阻抗，並進一步將產(chǎn)量最佳化。這個微調(diào)的新方法所使用的類比電路較少，因此對製程變化較不敏感，進而提供更高的準確度。可互通性 (Interoperability)改善良率所採取的許多措施同時也有益於PHY的可互通性。可互通性是兩個層級的需求PHY與USB數(shù)位控制器，以及其它USB產(chǎn)品之間。如果系統(tǒng)中的所有元件皆以傳統(tǒng)條件運作，則可直接達到可互通性。然而，晶圓廠製程在快與慢的極端之間變化，PCB設計可能導入電子變動，而且甚至連各製造商的USB佈線性能也可能有所差異。最壞的情況是，在實驗室中成功運作的PHY，以現(xiàn)場失敗的形式瞬間產(chǎn)生互通性問題。這類狀況會對產(chǎn)品成功造成毀滅性的影響，而且檢驗與修正會需要非常高的成本。即使是在極端操作條件下，達到良好可互通性的關鍵，在於預設設計即具有良好性能邊界而不需要任何修改。這正是Synopsys DesignWare USB 2.0 nanoPHY IP核心所達到的成果。然而，要處理真實情況，可以調(diào)整某些參數(shù)來進行眼形的系統(tǒng)層級微調(diào)。在大部分的情況下，預設設定即已足夠，而USB PHY只要即開即用。提供能讓眼形自訂化的關鍵參數(shù)，可以確保USB PHY能夠容納極端的系統(tǒng)條件與來自製成或封裝變化的特殊情況，而不須修改實體配置圖或重新設計GDS。關鍵參數(shù)可以藉由在主體外製作金屬帶變動來微調(diào)，而不需要干擾內(nèi)部設計。Synopsys在高速USB與On-The-Go (OTG)標誌認證，以及在180-nm、130-nm、與90-nm製程點的客戶成功案例中擁有無法超越的業(yè)績。尤這些經(jīng)驗所獲得的知識已嵌入USB 2.0 nanoPHY的設計中。再加上優(yōu)越的操作邊界，可以幫助晶片設計者將開發(fā)時的驗證過程最少化，並減少現(xiàn)場失敗的可能性。這些因素都會對較低的用有權成本產(chǎn)生貢獻。需求nanoPHY特色支援最新製程技術l 130-nm、90-nm、65-nml 支援低功率與先進製程l 多晶圓廠小面積l 明顯較小 (50%)l 可縮放式數(shù)位區(qū)塊l 計時電路依據(jù)新型 PLL/DLL架構最佳化低功率l 明顯較低 (50%)l HS傳輸架構降低峰值HS電流損耗l 最佳化類比區(qū)塊，減低功率l 最佳化數(shù)位計時策略，減低數(shù)位功率損耗低所有權成本l 減少接腳計數(shù)，簡化整合與封裝l 較低電源設計 (因為功率損耗減少)l 為良率所設計的架構，提供優(yōu)越的操作邊界可互通性l 優(yōu)越的操作邊界l 系統(tǒng)層級微調(diào)l USB認證與達成可互通性的專業(yè)技術表1.Synopsys USB 2.0 nanoPHY 特色一覽總結雖然USB是一個普遍的標準，但顯然並非所有USB PHY設計都相同。Synopsys DesignWare USB 2.0 nanoPHY 核心針對最新的次微米、低功率製成而設計，以為行動及大容量消費性應用提供最低的面積、功率、與成本。DesignWare USB 2.0 nanoPHY 以Synopsys 目前USB 2.0 PHY產(chǎn)品的成功為基礎，USB 2.0 PHY經(jīng)過認證並引導半導體與ASSP客戶處理數(shù)百萬的產(chǎn)品單位。USB設計與認證的大量產(chǎn)業(yè)專業(yè)知識，與Synopsys的穩(wěn)健開發(fā)方法合併，可以確保USB 2.0 nanoPHY是以一貫的高品質推出。結合廣泛的低功率與面積最佳化，此方法所獲得的USB 2.0 PHY產(chǎn)品線能夠幫助設計團隊滿足在壽命時間成本、功率、可互通性、與開發(fā)時段的整體目標 複雜SoC開發(fā)的關鍵成功因素。關於SynopsysDesignWare USB IP 的完整產(chǎn)品線:/products/designware/u