高速數字電路中信號反射的分析及解決方案

精品文檔高速數字電路中信號反射的分析及解決方案1引言 通常所說的高速數字電路是指電路的頻率達到或超過一定數值，而且工作在這個頻率之上的電路已經占到整個電子系統(tǒng)一定的份量。實際上，判定一個電路是否為高速電路并不能只從信號的頻率去考慮，當信號的傳輸延遲大于信號上升時間的2O時，電路板上的信號導線就會呈現出傳輸線效應，整個系統(tǒng)為分布式系統(tǒng)，此時這種電路即為高速電路。當前，電子系統(tǒng)與電路全面進入高速、高頻設計領域。隨著IC工藝的不斷提高，驅動器的上升沿和下降沿由原來的十幾ns減小到幾ns，有的甚至達到ps量級。這時必須要考慮由傳輸線效應引起的信號完整性反射噪聲問題，這已經成為高速數字電路設計中的一個主要問題。 2信號完整性概述 從廣義上講,信號完整性指的是在高速數字電路中由互連線引起的所有問題。它主要研究互連線與數字信號的電壓，電流波形相互作用時，電氣特性參數如何影響產品的性能。信號完整性問題主要包括以下四類問題：單一網絡的信號反射；多網絡間的串擾；電源和地分配中的軌道塌陷；電磁干擾和輻射。在這里主要討論單一網絡的信號反射噪聲問題。 3、信號反射噪聲的形成 在高速數字電路中，信號在PCB板上沿傳輸線傳輸，遇到阻抗不連續(xù)時，就會有部分能量從阻抗不連續(xù)點沿傳輸線返回，從而產生反射。其大小與阻抗失配的程度有關，阻抗失配越大，反射就越大。如圖1所示： 圖1信號反射示意圖 反射系數p=Vreflected/Vincident=(Zt-Zo)/(Zt+Zo)，其中Zt表示負載阻抗，Zo表示傳輸線阻抗。 從公式中可以看出，當Zt=Zo時反射系數為0，沒有反射產生；當ZtZo時，將產生反射現象。反射是造成上沖、下沖和振鈴的直接原因，是高速數字電路中最常見的信號完整性問題。為了減小由反射造成的信號完整性問題，在所有的高速電路板中必須運用以下3個重要的設計因素：(1)使用可控阻抗的互連線；(2)使用合理的布線拓撲結構。(3)對傳輸線進行阻抗匹配。 4端接匹配技術 在高速數字系統(tǒng)中，傳輸線上阻抗不匹配會引起信號反射，減小和消除反射的方法是根據傳輸線的特性阻抗在其發(fā)送端或接收端進行終端阻抗匹配，從而使源反射系數或負載反射系數為零。傳輸線的端接通常采用兩種策略： (1)使負載阻抗與傳輸線阻抗匹配，即并行端接；。 (2)使源阻抗與傳輸線阻抗匹配，即串行端接。 上述兩種端接策略各有其優(yōu)缺點，以下就簡要介紹這兩類主要的端接方案。 4.1并聯端接 并聯端接匹配是最簡單的阻抗匹配技術，通過一個電阻R將傳輸線的末端接到地或者接到Vcc，如圖2所示。在數字電路設計中，返回通路上吸收的電流通常都大于電源上提供的電流。將終端匹配到Vcc可以提高驅動器的能力，而將終端匹配到地則可以提高地上的吸收能力。 圖2并聯端接匹配示意圖 4.2串聯端接 串行端接匹配技術是在源端的終端匹配技術。由連接在驅動器輸出端和信號線之間的一個電阻組成，如圖3所示：這種匹配技術的優(yōu)點是只為驅動器加入了一個電阻元件，因此相對于其它類型的電阻匹配技術來說匹配電阻的功耗是最小的，它沒有為驅動器增加任何額外的直流負載，并且也不會在信號線與地之間引入額外的阻抗。此種技術在VXI接口設計，功能部分端口電路，時鐘電路上都有所運用。 圖3串聯端接匹配示意圖 5、高速數字測試模塊設計中的反射噪聲問題 高速數字測試模塊采用VXI總線結構，該儀器具備64路獨立產生激勵信號和采集響應數據的能力，通過編程使激勵和響應之間建立起因果關系，可大大提高測試系統(tǒng)的自動化程度。整個硬件系統(tǒng)的結構如圖4所示： 圖4高速數字測試模塊結構圖 可以看到，系統(tǒng)中采用了一片256x72bit，時鐘頻率為200MHz的同步SRAM，上升時間不到1ns；另外，功能接口部分信號頻率雖然只有20MHz，但是經布局后估算傳輸線上的時延大于信號上升時間的20，此時由反射引起的噪聲會影響電路功能，必須加以控制。因此在PCB設計中必須采取有效的措施來解決信號完整性的反射噪聲問題，否則整個設計將面臨失敗的危險。 在設計中，通過HyperLynx軟件對Virtex-IIPro與SRAM之間未匹配的信號進行仿真，如圖5(a)所示。雖然沒有過沖，振鈴之類的影響，但是由于反射使高電平降低到1.428V，而SRAM芯片要求最低輸入高電平為1.7V，這顯然不滿足要求。 因此采用并聯端接匹配，將終端電阻R接到Vcc來提高驅動器的能力，匹配電阻值通過HyperLynx軟件中的終端向導功能尋找最佳的端接電阻值，最終確定端接51的電阻。在采用了并聯端接匹配后高電平提高到2.458V，如圖5()所示。滿足了電平匹配要求。 (a)未匹配的SRAM信號(b)匹配后的SRAM信號 圖5使用并聯端接匹配前后仿真對比 此外，還選取從Virtex-IIPro到前面板SMA接頭的時鐘走線進行仿真。時鐘信號由Virtex-IIPro輸出，經過SN74ABT126到SMA接頭，通過分析波形如圖6(a)所示，會發(fā)現與驅動信號相比，信號在穩(wěn)態(tài)時間內產生了明顯的振鈴噪聲，這樣可能造成數據的誤判或丟失。因此，通過Hyperlynx工具對時鐘電路進行信號完整性分析后，采用47的電阻進行源端阻抗匹配，即Virtex-IIPro的輸出阻抗加上匹配串連的47電阻等于傳輸線的特征阻抗50，從而在源端消除反射，仿真結果如圖6(b)所示。通過仿真結果可以看出，時鐘的信號質量得到了明顯的改善。 (a)未經優(yōu)化的clock仿真結果 (b)優(yōu)化后的clock仿真結果 圖6使用串聯聯端接匹配前后仿真對比 結束語： 在高速電路設計中，信號反射是最常見的信號完整性問題，往往對整個系統(tǒng)的性能產生許多難以預料的影響。因此對信號反射問題的分析在高速電路設計中的作用舉足輕重，只有解決好這個問題，高速系統(tǒng)才能準確、穩(wěn)定地工作。 參考文獻： 【1】曾峰，候亞寧，曾凡雨印制電路板（PCB）設計與制作M電子工業(yè)出版社，2002 【2】HowardWJohnson，MartinGrahamHigh-speedDigitalDesignaHandbookofBlackMagicMPrenticeHall，1993 【3】張海風Hyperlynx仿真與PCB設計M機械工業(yè)出版社，2005 【4】EricBogatin.SignalIntegrity:SinplifiedMPrenticeHall，2004 【5】童智勇,韓月秋.基于IBIS模型的仿真分析在高速D