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一、名詞術語解釋（約20%）第1章 概述 第2章 EDA設計流程及其工具第3章 FPGA/CPLD結(jié)構(gòu)與應用EDA Electronic Design Automation電子設計自動化； ASIC Application Specific Integrated Circuit專用集成電路； VHDL Very High Speed Integrated Circuit Hardware Description Language高速集成電路硬件描述語言； SRAM Static Random Access Memory 靜態(tài)隨機存儲器； CPLD Complex Programmable Logic Device復雜可編程邏輯器件；HDL Hardware Description Language 硬件描述語言； SOPC System On a Programmable Chip 可編程芯片系統(tǒng)；PROM Programmable Read Only Memory可編程只讀存儲器； LUT Look Up Table 可編程的查找表； FPGA Field Programmable Gate Array 現(xiàn)場可編輯門陣列 IP Intellectual Property 知識產(chǎn)權(quán)核；CPU Central Processing Unit 中央處理器SOC System On a Chip 單片電子系統(tǒng)IEEE Institute of Electrical and Electronics Engineers 電機工程師協(xié)會CAD CAM CAT CAE Computer Aided Design/Manufacture/Test/Engineering計算機輔助設計/制造/測試/工程技術PCB Printed Circuit Board 印刷電路板LAB Logic Array Block 邏輯陣列塊PGA Programmable Gate Array 可編程門陣列；PLD Programmable Logic Device 可編程邏輯器件PLA Programmable Logic Array 可編程邏輯陣列PAL Programmable Array Logic 可編程陣列邏輯GAL Generic Array Logic 通用陣列邏輯RTL Register Transport Level 寄存器傳輸級LE/LC Logic Element/Cell 邏輯元二、回答問題（約10%）（1）第5章 VHDL設計進階 5.3 數(shù)據(jù)對象（信號與變量的異同點） 信號SIGNAL 變量VARIABLE基本用法 用于作為電路中的信號連線 用于作為進程中局部數(shù)據(jù)存儲單元 適用范圍 在整個結(jié)構(gòu)體內(nèi)的任何地方都能適用 只能在所定義的進程中使用 行為特性 在進程的最后才對信號賦值 立即賦值異：（1）使用和定義范圍：前者是實體，結(jié)構(gòu)體和程序包；后者僅限于定義了變量的進程或子程序的順序語句。（2）前者克列入敏感表，而后者不能。（3）前者可以容納當前值還可以保持歷史值，后者為臨時的數(shù)據(jù)存儲單元。（4）前者屬于并行信號賦值，后者屬于順序信號賦值。同：兩者都是描述硬件系統(tǒng)的基本數(shù)據(jù)對象。（2）第7章 有限狀態(tài)機的設計7.1 一般有限狀態(tài)機的設計狀態(tài)機的必要性及組成，各個部分的作用課本；(1)高效的順序控制模型(2)容易利用現(xiàn)成的EDA優(yōu)化工具(3)性能穩(wěn)定(4)設計實現(xiàn)效率高(5)高速性能(6)高可靠性能課件：（1）有限狀態(tài)機克服了純硬件數(shù)字系統(tǒng)順序方式控制不靈活的缺點。（2）狀態(tài)機的結(jié)構(gòu)模式相對簡單（3）狀態(tài)機容易構(gòu)成性能良好的同步時序邏輯模塊，有效消除競爭冒險。（4）狀態(tài)機的VHDL表述豐富多樣（5）在高速運算和控制方面，狀態(tài)機更有其巨大的優(yōu)勢。（6）就可靠性而言，狀態(tài)機的優(yōu)勢也是十分明顯的組成部分：（1）說明部分：使用TYPE語句定義性的數(shù)據(jù)類型（2）主控時序進程 ：負責狀態(tài)機運轉(zhuǎn)和在時鐘驅(qū)動下負責狀態(tài)裝換的過程。（3）主控組合進程：主控組合進程的任務是根據(jù)外部輸入的控制信號（包括來自狀態(tài)機外部的信號和來自狀態(tài)機內(nèi)部其它非主控的組合或時序進程的信號），或（和）當前狀態(tài)的狀態(tài)值確定下一狀態(tài)（next_state）的取向，即next_state的取值內(nèi)容，以及確定對外輸出或?qū)?nèi)部其它組合或時序進程輸出控制信號的內(nèi)容。（4）輔助進程：配合狀態(tài)機工作的祝賀進程或時序進程。三、程序改錯（約20%）（1）程序簡單改錯（2）例5-11：四選一多路選擇器的實現(xiàn) 【例5-11】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT (i0, i1, i2, i3, a, b : IN STD_LOGIC; q : OUT STD_LOGIC);END mux4;ARCHITECTURE body_mux4 OF mux4 ISBEGINprocess(i0,i1,i2,i3,a,b)variable muxval : integer range 7 downto 0;begin muxval := 0;if (a = 1) then muxval := muxval + 1; end if;if (b = 1) then muxval := muxval + 2; end if;case muxval is when 0 = q q q q null;end case;end process; END body_mux4;四、程序填空（約20%）（1）第5章 VHDL設計進階5.2 不同工作方式的時序電路設計（十進制計數(shù)器的設計）5.2.2 帶有復位和時鐘使能的10進制計數(shù)器 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10;ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; -計數(shù)器復位 ELSIF CLKEVENT AND CLK=1 THEN -檢測時鐘上升沿 IF EN = 1 THEN -檢測是否允許計數(shù) IF CQI 0);-大于9，計數(shù)值清零 END IF; END IF; END IF; IF CQI = 1001 THEN COUT = 1; -計數(shù)大于9，輸出進位信號 ELSE COUT = 0; END IF; CQ = CQI; -將計數(shù)值向端口輸出 END PROCESS;END behav;（2）第7章 有限狀態(tài)機設計 7.2 MOORE型有限狀態(tài)機的設計 ：例7-2 ADC0809控制程序 五、程序設計（約30%）（1）第4章 VHDL設計初步4.2 寄存器描述及其VHDL語言現(xiàn)象寄存器描述及其VHDL語言現(xiàn)象例4-7LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; -類似于在芯片內(nèi)部定義一個數(shù)據(jù)的暫存節(jié)點 BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 ;上升沿 THEN Q1 = D ; END IF; Q = Q1 ; -將內(nèi)部的暫存數(shù)據(jù)向端口輸出 END PROCESS ;CLKEVENT AND (CLK=1) AND (CLKLAST_VALUE=0) 確保CLK的變化是一次上升沿的跳變CLK=1 AND CLKLAST_VALUE=0rising_edge(CLK) CLK的數(shù)據(jù)類型必須是STD_LOGICPROCESS BEGIN wait until CLK = 1 ; -利用wait語句 Q = D ; END PROCESS;PROCESS (CLK) BEGIN IF CLK = 1 THEN