實驗三 TTL／MOS集成邏輯門參數(shù)測試(補頁).doc

實驗三 TTL與CM0S集成邏輯門的參數(shù)測試一、實驗?zāi)康?.掌握TTL“與非門”主要參數(shù)的意義及測試方法。2.掌握CMOS“與非門”主要參數(shù)的意義及測試方法。3.掌握TTL器件、CMOS器件的使用規(guī)則。二、實驗原理 在數(shù)字電路設(shè)計時，要使用各種門電路。門電路的參數(shù)的好壞，在很大程度上影響整機(jī)的性能和可靠性。 本實驗通過測試TTL型 74LS00和CMOS型CD4011兩種四輸入與非門的主要參數(shù)，掌握兩類常用門電路的主要參數(shù)和測試方法。74LS00和CD4011集成電路外引腳排列圖如圖3-1(a)、(b)所示。(a)74LS00 (b) CD 4011 圖3-1 74LS00和CD4011集成電路外引腳排列圖門電路的參數(shù)按時間特性分為兩種：靜態(tài)參數(shù)和動態(tài)參數(shù)。靜態(tài)參數(shù)指電路處于穩(wěn)定的邏輯狀態(tài)下測得的參數(shù)；而動態(tài)參數(shù)則指邏輯狀態(tài)轉(zhuǎn)換過程中與時間有關(guān)的參數(shù)。本講義介紹的門電路參數(shù)和測試方法系根據(jù)“中國電子技術(shù)標(biāo)準(zhǔn)化研究所”出版的標(biāo)準(zhǔn)集成電路數(shù)據(jù)手冊系列中TTL電路、TTL電路增補本、CMOS4000T和高速CMOS電路材料編寫，符合國家標(biāo)準(zhǔn)GB4589.1-84半導(dǎo)體集成電路總規(guī)范。（一）TTL與非門主要參數(shù)1推薦工作條件常見TTL門電路最佳工作條件如表3.1所示。表3.1 推薦工作條件 型號參數(shù)名稱7400系列74LS00系列單位最小額定最大最小額定最大電源電壓VCC4.555.54.555.5V輸入高電平電壓VIH22V輸入低電平電壓VIL0.80.8V輸出高電平電流IOH-400-400A輸出低電平電流IOL168mA2電源電流包括輸出低電平時電源電流ICCL、輸出高電平時電源電流ICCH。與非門處于不同的工作狀態(tài)時，電源提供的電流是不同的。ICCL是指輸入全部高電平，輸出為低電平且空載時，電源提供給器件的電流。ICCH是指每個門各有一個以上輸入端為低電平（或接地），輸出為高電平和空載時，電源提供給器件的電流。通常ICCLICCH ，它們的大小標(biāo)志著器件靜態(tài)功耗的大小。器件的最大功耗為PCCVCCICCL （PCC 空載導(dǎo)通功耗指輸入全部為高電平、輸出為低電平且不帶負(fù)載時的功耗，VCC 電源電壓）。手冊提供的電源電流和功耗值是指整個器件的電源電流和總的功耗。ICCL和ICCH測試電路如圖3-3（a）所示。 【注意】TTL器件對電源電壓要求較嚴(yán)格，電源電壓VCC只許在5V10的范圍內(nèi)，超過5.5V將損壞器件，低于4.5V器件的邏輯功能不正常。低電平輸入電流IIL與高電平輸入電流IIHIIL是被測輸入端接低電平0.2V、其余輸入端懸空時，流經(jīng)此輸入端的電流值。（注：實驗中可將輸入端接地，這時測得為輸入短路電流IIS，IISIIL。實際IIS的數(shù)值比IIL的數(shù)值約大一點）。在多級門電路中，IIL為前級門輸出低電平時，后級門的輸入端向前級門灌入的電流，它會影響到前級門輸出的低電平值（使輸出低電平升高）。 IIH是被測輸入端接高電平，其余輸入端接地，流入被測輸入端的電流值（也稱輸入漏電流IIH）。在多級門電路中，IIH是前級門輸出為高電平時，流入后級門輸入端的電流，它會影響到前級門輸出的高電平值（使高電平降低）。由于IIH較小（IIH 為A級，而II 為mA級），用一般萬用表難以測出。IIH 、II的測量電路如圖3-3(b)、(c)所示。輸入電流的值越小越好，可使輸出門帶動較多的同類門電路。4輸入高電平電壓VIH、輸入低電平電壓VILVIH2V VIL0.8V5輸出高電平電壓VOH 、輸出低電平電壓VOL: 輸出高電平電壓VOH：輸入端在施加規(guī)定電平下，被測輸出端接拉電流負(fù)載，輸出為高電平時的電壓。對74LS00型門電路，測量時一個輸入端接低電平（0.2V或接地），調(diào)節(jié)拉電流負(fù)載使輸出電流IOH= - 400A時，VOH 2.4V。輸出低電平電壓VOL：輸入端在施加規(guī)定電平下，被測輸出端接灌電流負(fù)載，輸出為低電平時的電壓。對74LS00型門電路，測量時全部輸入端接高電平（或懸空），調(diào)節(jié)灌電流負(fù)載使輸出電流IOL= 8mA時，VOL 0.4V。 6高電平輸出電流IOH 、低電平輸出電流IOL由生產(chǎn)廠規(guī)定的額定輸出電流值。對74LS型門電路，IOH= - 400A（由輸出端流出），IOL=8mA（由外部灌入）。7扇出系數(shù)NONO是指門電路能正常驅(qū)動同類門的個數(shù)，它是衡量門電路帶負(fù)載能力的一個參數(shù)。TTL與非門有兩種不同性質(zhì)的負(fù)載，即灌電流負(fù)載和拉電流負(fù)載，因此有兩種扇出系數(shù)，即低電平扇出系數(shù)NOL和高電平扇出系數(shù)NOH 。應(yīng)選擇兩者中小的為電路的扇出系數(shù)NO 。74LS00以NOL作為門的扇出系數(shù)。 通常NOL8電壓傳輸特性 門電路的輸出電壓VO隨輸入電壓Vi的變化用曲線描繪出來，稱為門電路的電壓傳輸特性，通過它可讀得門電路的一些重要參數(shù)，如輸出高電平電壓VOH、輸出低電平電壓VOL、 關(guān)門電壓Voff、開門電壓Von 、閾值電壓VT及抗干擾噪聲容限VNL、 VNH等值。測試電路如圖3-3(e)所示，采用逐點測試法，調(diào)節(jié)RW 逐點測Vi及Vo，然后繪成曲線。其中： 閥值電壓VT：指傳輸特性曲線的轉(zhuǎn)折區(qū)所對應(yīng)的輸入電壓，也稱門檻電壓。VT是決定與非門電路工作狀態(tài)的關(guān)鍵值。ViVT時，門輸出低電平VOL，ViVT時門輸出高電平VOH。 關(guān)門電壓Voff：在保證輸出為額定高電平的90條件下，允許的最大輸入低電平值。 開門電壓VON：在保證輸出為額定低電平時，所允許的最小輸入高電平值。 Voff 和VOn 表明了在正常工作情況下，輸入電平的極限值。即如果與非門可靠輸出高電平，則必ViVoff ，而要可靠輸出低電平則必ViVon。 VNL 低電平噪聲容限：在保證輸出高電平不低于額定值的90的前提下，允許疊加在輸入低電平的噪聲。VNLVoffVIL 。 VNH 高電平噪聲容限：在保證輸出低電平的前提下，允許疊加在輸入高電平的噪聲。 VNHVIHVon。噪聲容限是用來說明門電路抗干擾能力的參數(shù)，噪聲容限大，則抗干擾能力強。圖3.2 門電路延遲時間9平均傳輸延遲時間tpd tpd是衡量門電路開關(guān)速度的參數(shù)，是指輸出波形相對于輸入波形的滯后時間。它包括導(dǎo)通延遲時間和截止延遲時間，如圖3-2所示。圖中的tpdL為導(dǎo)通延遲時間，也稱為“輸出由高電平至低電平的傳輸延遲時間tPHL”；tpdH為截止延遲時間，也稱為“輸出由低電平至高電平的傳輸延遲時間tPLH”。其數(shù)值為由輸入波形的UREF處至輸出波形對應(yīng)邊沿UREF處的時間間隔（UREF是參考電壓值，對74LS型門電路UREF = 1.5V）。平均傳輸時間是導(dǎo)通延遲時間和截止延遲時間的算術(shù)平均值：tpd=0.5（tpdLtpdH）平均傳輸時間的測量可采用兩種方法，我們分別用于測量TTL門電路和CMOS門電路。使用雙蹤示波器測量平均傳輸時間：測試電路如圖3-3（g）所示，由于單個TTL門電路的延遲時間較?。{秒數(shù)量級），使用一般的示波器不易直接觀察和測量，所以我們將多個（例如4個）門電路串起來，經(jīng)4級延遲后，最后輸出信號的延遲時間為單個門延遲時間的4倍，這樣便于用示波器觀察。測量時，將信號發(fā)生器輸出的500KHz 的TTL脈沖加入在第一級門的輸入端，在最后一級門電路輸出經(jīng)延時后的方波脈沖，將輸入方波和輸出方波脈沖分別加在雙蹤波示波器的Y1和Y2兩個輸入端。得到4級門的傳輸延遲時間。則單個門的平均延遲時間為：tpd0.5（tpdLtpdH）4 。 （二）CMOS門電路參數(shù)CMOS門電路的的特點是： 功耗低，其靜態(tài)工作電流在10-8A數(shù)量級，是目前數(shù)字電路中最低的。 輸入阻抗高，通常大于1010，遠(yuǎn)遠(yuǎn)高于TTL的輸入阻抗。 接近理想傳輸特性曲線，輸出高電平可達(dá)電源電壓的90%以上，低電平可達(dá)電源電壓的0.1%以下，因此輸出邏輯電平的擺幅很大，噪聲容限很高。 電源電壓范圍廣，可在3V 18V范圍內(nèi)正常運行。 由于輸入阻抗很高，要求驅(qū)動電流很小，約0.1A，輸出電流在+5V電源下約500A(遠(yuǎn)遠(yuǎn)小于TTL電路)，如以此來驅(qū)動同類門電路，其扇出系數(shù)將非常大。在一般低頻率時，無需考慮扇出系數(shù)，但在高頻時，后級門的輸入電容將成為主要負(fù)載，使其扇出能力下降，所以在較高頻率工作時，CMOS 電路的扇出系數(shù)一般取1020。 CMOS 門電路的參數(shù)定義與測試方法與TTL門電路大致相同，不再贅述。下面只介紹使用單蹤示波器測量平均傳輸時間的方法。使用單蹤示波器測量平均傳輸時間的方法：由于CMOS門電路的傳輸延遲時間較長(約為TTL的10倍)，較易觀察。所以可以采用單蹤示波器進(jìn)行測量。采用單蹤示波器的測試精度較高，能夠免除由雙蹤示波器Y1、Y2兩個通道傳輸時間不一致所帶來的誤差。采用由奇數(shù)個與非門組成的環(huán)形振蕩器，通過測量振蕩周期T來間接求得。其工作原理是：假設(shè)電路在接通后某一瞬間，電路中的A點為邏輯1，經(jīng)過三級門的延遲后，使A點電平由原來的1變?yōu)?;再經(jīng)過三級門的延遲后，A點電平又重新回到邏輯1，輸出一個完整的方波。如此周而復(fù)始，A點便有持續(xù)的方波輸出。由于A點電平由低變高需要經(jīng)過3級門的傳輸延遲，由高變低又要經(jīng)過3級門的延遲，所以一個周期中包含6級門的延遲。每個門的平均延遲時間為：三、實驗內(nèi)容及步驟（一）TTL門電路參數(shù)測試：選用四2輸入與非門74LS00一塊。首先檢驗其所有門的邏輯功能，在模擬實驗箱合適的位置選14P插座，連接電源線5V和地線，門的兩個輸入端接邏輯開關(guān)K1、K2，提供輸入邏輯信號0、1，開關(guān)向上輸出邏輯1，向下輸出邏輯0。門的輸出端接由LED發(fā)光二極管組成的狀態(tài)指示燈，亮為邏輯1，不亮為邏輯0，根據(jù)Y=的關(guān)系逐個門進(jìn)行檢驗，正確后，才能進(jìn)行下面參數(shù)測試。實驗中為節(jié)省時間，對TTL電路需要接高電平VOH的輸入端可以懸空，接低電平VOL的輸入端可以接地，但CMOS電路的輸入端不允許懸空(必須按門電路邏輯關(guān)系將輸入端接電源VDD或VSS)。1TTL與非門參數(shù)測試 （注：各門的閑置端懸空） 輸出低電平時電源電流ICCL：測試電路的接線見圖3-3(a)。用數(shù)字萬用表測電流、用500型萬用表測電壓。邏輯開關(guān)K1、K2置1（電平)合上電源開關(guān)讀出ICCL和Vcc值。 輸出高電平時電源電流ICCH：測試電路的接線見圖3-3(a);用數(shù)字萬用表測電流。邏輯開關(guān)K1或K2置0（低電平），再合上電源開關(guān)讀出ICCH值。 低電平輸入電流IIL:測試電路見圖3-3(b)，數(shù)字萬用表接入線路讀數(shù)。 高電平輸入電流IiH: 測試電路見圖3-3(c)，數(shù)字萬用表接入線路讀數(shù)。并請注意電流的方向。 扇出系數(shù)NOL：測試電路見圖3-3(f)，將被測門的兩個輸入腳均懸空，接通電源，調(diào)節(jié)電位器Rw，使電壓的值為VOL0.4V，讀出此時的電流值IOL。電壓傳輸特性：測試電路見圖3-3(e)電阻Rw用模擬實驗箱上的K1電位器，邏輯開關(guān)K2置1或懸空，旋轉(zhuǎn)Rw，使表V1值逐漸增大，同時讀出表V1和V2的值，其中表V1代表輸入電壓Vi，表V2值代表輸出電壓Vo 值。畫出 Vi和Vo 的關(guān)系曲線，即電壓傳輸特性（注：在各轉(zhuǎn)折區(qū)應(yīng)多取些點）。 平均傳輸延遲時間tpd: 測試電路見圖3-3(g)，由信號發(fā)生器產(chǎn)生頻率為1MHz的TTL脈沖信號，給第一個與非門的輸入端，并由雙蹤波示波器的Y1端輸入觀察；經(jīng)四個門串接后，由第四個門輸出，并由雙蹤波示波器的Y2端輸入觀察 ；用雙蹤的顯示方式，并將X軸擴(kuò)展鈕拉出（即5倍）可得到四個門的延遲時間( 例:tpdH = 格數(shù)掃描時間/5)，則一個門的平均延遲時間為：tpd0.5（tpdLtpdH）4 。（二）CMOS與非門參數(shù)測試 測試CMOS器件和TTL器件靜態(tài)參數(shù)的電路大體相同，但要特別注意CMOS、TTL器件的使用規(guī)則各不相同，各管腳的處理方法也不同，要符合邏輯關(guān)系。另外，CMOS器件的ICCL、ICCH值極小，僅幾微安。為了保證輸出開路的條件，其輸出端所用的電壓表內(nèi)阻要足夠大，最好用數(shù)字電壓表。在此我們僅介紹其傳輸特性的測量和延遲時間的測量電路。如圖3-3(h)和2-2(i)所示。 選用CD4011 2輸入端四與非門一塊，并先驗證其各邏輯門正確后，進(jìn)行如下實驗測試： 電壓傳輸特性：測試電路見圖3-3(h)所示。（注：各門不用的輸入腳全部接高電平電源正極）。接好線后合上電源開關(guān)，調(diào)節(jié)電位器Rw，選擇若干個輸入電壓值VI（注：輸出電壓轉(zhuǎn)折區(qū)應(yīng)多選幾個點），測量相應(yīng)的輸出電壓值Vo，然后由測量所得的數(shù)據(jù)，繪出CMOS門的電壓傳輸特性曲線。 平均傳輸延遲時間tpd：測試電路見圖3-3(i)所示由于CMOS門的tpd時間較長（上百納秒），所以可按圖3.3.6接線，從示波器中讀出振蕩周期T 。其平均延遲時間tpdT/6 四、集成門電路使用規(guī)則（一）TTL集成門電路使用規(guī)則：1接插集成塊時，必須關(guān)閉電源，要認(rèn)清定位標(biāo)記，不得插反。2電源電壓使用范圍+4.5+5.5V之間，試驗中要求使Vcc= +5V，電源極性絕對不允許接錯。3閑置輸入端處理方法： 懸空相當(dāng)于正邏輯1，對于一般TTL型與非門的空閑輸入端，實驗時允許懸空。但懸空的輸入端易受外界干擾，導(dǎo)致電路的邏輯功能不正常。 因此，對于接有長線的輸入端，中規(guī)模以上的集成電路和使用集成電路較多的復(fù)雜電路，所有控制輸入端必須按邏輯要求接入電路，不允許懸空。 按照電路的邏輯關(guān)系將空閑輸入端接電源電壓Vcc或接地（也可以串入一只110K的固定電阻）或接至某一固定電壓（VOH、VOL）的電源上。 若前級驅(qū)動能力允許，可以與使用的輸入端并聯(lián)4輸入端通過電阻接地，電阻值的大小將直接影響電路所處的狀態(tài)。 當(dāng)R680時，輸入端相當(dāng)于邏輯0；當(dāng)R4.7K時，輸入端相當(dāng)于邏輯1。 對于不同系列的器件，要求的阻值不同。5. 輸出端不允許并聯(lián)使用(集電極開路(oc)和三態(tài)電路(3S)除外)否則不僅會使電路邏輯功能混亂，并會導(dǎo)致器件損壞。6. 輸出端不允許直接接地或直接接+5V電源，否則將損壞器件，有時為了使后級電路獲得較高的輸出電平，允許輸出端通過電阻R接至Vcc，一般取R=35.1K。、 CMOS電路的使用規(guī)則由于CMOS電路有很高的輸入阻抗，這給使用這帶來了一定的麻煩，即外來的干擾信號很容易在一些懸空的輸入端感應(yīng)出很高的電壓，以至損壞器件。CMOS電路的使用規(guī)則如下: VDD接電源正極，VSS接電源負(fù)極（通常接地“”），不得接反。CC4000（CD4000）系列的電源允許電壓在3V18V范圍內(nèi)選擇。實驗中一般要求使用5V。 所有輸入端一律不準(zhǔn)懸空，閑置輸入端的處理方法：a 按照邏輯要求，直接接VDD（與非門）或VSS（或非門）。b 在工作頻率不高的電路中，允許輸入端并聯(lián)使用。 輸出端不允許直接與VDD或VSS連接，否則將導(dǎo)致器件損壞。 在裝接電路、改變電路連接或拔、插電路時，均應(yīng)切斷電源，嚴(yán)禁帶電操作。 焊接、測試和存儲注意事項：a 集成電路應(yīng)存放在導(dǎo)電的容器內(nèi)，有良好的靜電屏蔽。b 焊接時必須切斷電源，電烙鐵外殼必良好接地，或拔下烙鐵，靠其余熱焊接。c 所有的測試儀器必須良好接地。d 若信號源與CMOS器件使用兩組電源供電，應(yīng)先開CMOS電源，關(guān)機(jī)時，應(yīng)先關(guān)信號源最后才關(guān)CMOS電源。 五、實驗器材 1.數(shù)字實驗箱：5V直流電