鎖存器與觸發(fā)器.ppt

第4章鎖存器和觸發(fā)器 第四章鎖存器和觸發(fā)器 4 1概述4 2鎖存器4 2 1SR鎖存器的基本原理4 2 2D鎖存器的基本原理4 3觸發(fā)器4 3 1RS型觸發(fā)器的基本原理4 3 2JK觸發(fā)器的基本原理4 3 3D觸發(fā)器的基本原理 4 1概述 大多數(shù)數(shù)字系統(tǒng)中 除了需要具有邏輯運算和算術(shù)運算功能的組合邏輯電路外 還需要具有存儲功能的電路 而構(gòu)成存儲電路的基本存儲單元便是鎖存器和觸發(fā)器 鎖存器與觸發(fā)器是數(shù)字系統(tǒng)中的基本單元 具有存儲功能 它能夠存儲一位二進制數(shù)字 因此 它們是一個具有記憶功能的基本數(shù)字邏輯電路 4 1概述 無論鎖存器還是觸發(fā)器都有0和1兩個輸出狀態(tài) 都有控制輸出狀態(tài)的輸入端 但只有觸發(fā)器具有使能輸出狀態(tài)變化的觸發(fā)端 加在鎖存器或觸發(fā)器輸入端 使其輸出狀態(tài)改變的信號 稱作驅(qū)動信號又稱激勵信號 為敘述方便 有時也簡稱輸入信號 若通過輸入端加入驅(qū)動信號使鎖存器或觸發(fā)器的新狀態(tài)為1 則可以說存儲了1 若通過輸入端加入驅(qū)動信號使鎖存器或觸發(fā)器的新狀態(tài)為0 則可以說存儲了0 4 1概述 有時鎖存器和觸發(fā)器這兩個名詞可以互換使用 因為它們都可以存儲二進制信號 但是二者有區(qū)別 主要表現(xiàn)在鎖存器是對脈沖電平敏感的存儲電路 在特定輸入脈沖電平作用下改變狀態(tài) 觸發(fā)器是對脈沖邊沿敏感的存儲電路 在時鐘脈沖的上升沿或下降沿的變化瞬間改變狀態(tài) 4 1概述 1 對鎖存器和觸發(fā)器的基本要求為了實現(xiàn)記憶1位二值信號的功能 鎖存器和觸發(fā)器必須具備以下兩個基本特點 具有兩個能自行保持的穩(wěn)定狀態(tài) 用來表示邏輯狀態(tài)的0和1 或二進制數(shù)的0和1 在觸發(fā)信號的操作下 根據(jù)不同的輸入信號可以置成1或0狀態(tài) 4 1概述 2 鎖存器與觸發(fā)器的現(xiàn)態(tài)和次態(tài)鎖存器與觸發(fā)器接收信號之前的狀態(tài)叫做現(xiàn)態(tài) 用表示 鎖存器與觸發(fā)器接收信號之后的狀態(tài)叫做次態(tài) 用表示 現(xiàn)態(tài)和次態(tài)是兩個相鄰的離散時間里鎖存器與觸發(fā)器輸出端的狀態(tài) 它們之間的關(guān)系是相對的 某一時刻鎖存器與觸發(fā)器的次態(tài)就是下一個相鄰時刻鎖存器與觸發(fā)器的現(xiàn)態(tài) 4 1概述 3 鎖存器與觸發(fā)器的分類 鎖存器按照邏輯功能的不同 主要有SR型和D型 觸發(fā)器按照邏輯功能的不同 主要有RS型觸發(fā)器 JK型觸發(fā)器 D型觸發(fā)器和T型觸發(fā)器等 4 2鎖存器 在組合電路中 輸入信號一旦消失 輸出信號也就跟著消失了 而鎖存器的輸入信號一旦出現(xiàn) 輸出信號不僅出現(xiàn) 而且在輸入信號消失之后仍然存在 一旦狀態(tài)被確定 就能自行保持 直到有外部信號作用時才有可能改變 4 2 1SR鎖存器的基本原理 1 基本SR鎖存器基本SR鎖存器是由兩個相互交叉的或非門而構(gòu)成的 如圖 a 所示 圖 b 所示為其邏輯符號 4 2 1SR鎖存器的基本原理 電路有兩個輸入端 其中S端稱為置位 1 端 R端稱為復(fù)位端或清零 0 端 按照邏輯圖 可以列出輸出端和的邏輯表達式 根據(jù)以上兩式 可得基本SR鎖存器的功能表 如表4 1所示 4 2 1SR鎖存器的基本原理 4 2 1SR鎖存器的基本原理 當S R 0時 對應(yīng)表4 1的第1行 根據(jù)式 4 2 1 和式 4 2 2 這兩個輸入信號對兩個或非門的輸出和不起作用 電路狀態(tài)保持不變 可存儲1位二進制數(shù)據(jù) 表4 1的第2 3行分別為鎖存器的置0和置1操作 在Q 0 R 0的條件下 當S端出現(xiàn)邏輯1電平時 端輸出電壓下降 電路便迅速轉(zhuǎn)換為Q 1狀態(tài) 若原來狀態(tài)為Q 1 則S端出現(xiàn)的1電平不改變其狀態(tài) 電路是對稱的 置0操作將使鎖存器置為Q 0 4 2 1SR鎖存器的基本原理 當S R 1時 對應(yīng)表4 1中的第4行 根據(jù)上述兩式 鎖存器處在既非1 又非0的不確定狀態(tài) 若S和R同時回到0 則無法預(yù)先確定鎖存器將回到1狀態(tài)還是0狀態(tài) 因此 在正常工作時 輸入信號應(yīng)遵守SR 0的約束條件 也就是說不允許S R 1 基本SR鎖存器的保持和置0 置1功能 是一個存儲單元應(yīng)具備的基本功能 其典型工作波形如圖4 2所示 4 2 1SR鎖存器的基本原理 圖4 2基本SR鎖存器的典型工作波形圖 4 2 1SR鎖存器的基本原理 例4 1圖4 1 a 中基本SR鎖存器的S R端輸入波形如圖4 3所示 試畫出和對應(yīng)的波形 解 根據(jù)表4 1可以畫出和端的波形如圖4 3所示 需要注意 雖然圖中 兩處輸入信號違反了SR鎖存器的約束條件 出現(xiàn)S R 1 使的情況 但是 如果S和R的1電平不同時撤消 此后的輸出狀態(tài)仍然是可以確定的 如圖4 3中 所示 而在 處 由于S和R的高電平同時撤消 所以鎖存器以后的狀態(tài)將無法確定 從而失去對它的控制 在實際應(yīng)用中必須避免出現(xiàn)這種情況 4 2 1SR鎖存器的基本原理 圖4 3例4 1的波形圖 4 2 1SR鎖存器的基本原理 基本SR鎖存器也可以用與非門構(gòu)成 其邏輯原理圖和邏輯符號如圖4 4所示 圖4 4用與非門構(gòu)成的基本SR鎖存器 4 2 1SR鎖存器的基本原理 圖4 4 a 中的兩個與非門是用其等效符號表示的 由圖可得該鎖存器的邏輯表達式為 根據(jù)上式可以分析出和為不同狀態(tài)組合時鎖存器的狀態(tài) 如表4 2所示 4 2 1SR鎖存器的基本原理 當輸入為時 該鎖存器處于不確定狀態(tài) 因此工作時應(yīng)當受到的條件約束 即同樣應(yīng)遵守的約束條件 與前述或非門構(gòu)成的基本SR鎖存器不同 這種鎖存器的輸入信號和以邏輯0作為有效作用信號 因而在圖4 4 b 的邏輯符號中 輸入端在方框外側(cè)用小圓圈表示 為了區(qū)別 這種鎖存器有時也稱為基本鎖存器 4 2 1SR鎖存器的基本原理 2 邏輯門控SR鎖存器前面我們討論的基本SR鎖存器的輸出狀態(tài)是由輸入信號S或R直接控制的 而圖4 5 a 所示電路在基本SR鎖存器前增加了一對邏輯門G3 G4 用鎖存使能信號E控制鎖存器在某一指定時刻根據(jù)S R輸入信號確定輸出狀態(tài) 這種鎖存器稱為邏輯門控SR鎖存器 與基本SR鎖存器相比 邏輯門控SR鎖存器增加了鎖存使能輸入端E 通過控制E端電平 可以實現(xiàn)多個鎖存器同步進行數(shù)據(jù)鎖存 也稱為同步SR鎖存器 4 2 1SR鎖存器的基本原理 圖4 5邏輯門控SR鎖存器 4 2 1SR鎖存器的基本原理 由圖4 5 a 可知 輸入信號S R要經(jīng)過門G3和G4傳遞 這兩個門同時受E信號控制 當E為0時 G3和G4被封鎖 S R端的電平不會影響鎖存器的狀態(tài) 當E為1時 G3和G4打開 將S R端的信號傳送到基本SR鎖存器的輸入端 從而確定和端的狀態(tài) 顯然 當E為1時 邏輯門控SR鎖存器的功能與表4 1一致 若這時輸入信號S R 1 則 鎖存器處于不確定狀態(tài) 當E恢復(fù)為0時 由于Q3 Q4同時回到0 由G1 G2構(gòu)成的基本SR鎖存器出現(xiàn)圖4 3中 所指示的情況 將不能確定鎖存器的狀態(tài) 因此 這種鎖存器必須嚴格遵守SR 0的約束條件 4 2 1SR鎖存器的基本原理 圖4 5 b 所示是邏輯門控SR鎖存器的邏輯符號 其方框內(nèi)用C1和1R 1S表達內(nèi)部邏輯之間的關(guān)聯(lián)關(guān)系 C表示這種關(guān)聯(lián)屬于控制類型 其后綴用標識序號 1 表示該輸入的邏輯狀態(tài)對所有以 1 作為前綴的輸入起控制作用 輸入R和S受C1的控制 故R和S之前分別以標識序號 1 作為前綴 圖4 5 b 所示的邏輯符號有兩個輸出端 分別以和命名 端的小圓圈表示方框外部的邏輯狀態(tài)永遠是內(nèi)部的邏輯非狀態(tài) 而端狀態(tài)則永遠與內(nèi)部狀態(tài)一致 這樣 不通過圖4 5 a 所示的邏輯電路 僅從抽象的邏輯符號也可以理解邏輯門控SR鎖存器各輸入 輸出信號之間的邏輯關(guān)系 4 2 1SR鎖存器的基本原理 例4 2圖4 5 a 所示邏輯門控SR鎖存器的E S R的波形如圖4 6中虛線上邊所示 鎖存器的原始狀態(tài)為 0 1 試畫出 和的波形 解 從圖4 5 a 所示的邏輯電路圖得 于是 可根據(jù)E S和R的波形畫出和的波形 圖4 5 a 中G1 G2構(gòu)成基本SR鎖存器 再根據(jù)表5 1即可畫出和的波形 全部波形如圖4 6所示 4 2 1SR鎖存器的基本原理 圖4 6例4 2的波形圖 4 2 2D鎖存器的基本原理 1 邏輯門控D鎖存器消除邏輯門控SR鎖存器不確定狀態(tài)的最簡單方法是在圖4 5 a 所示電路的S和R輸入端連接一個非門G5 從而保證S和R不同時為1的條件 其電路結(jié)構(gòu)如圖4 7 a 所示 它只有兩個輸入端 數(shù)據(jù)輸入D和使能輸入E 4 2 2D鎖存器的基本原理 圖4 7邏輯門控的D鎖存器 4 2 2D鎖存器的基本原理 當E 0時 G3和G4輸出均為0 使G1 G2構(gòu)成的基本SR鎖存器處于保持狀態(tài) 無論D信號怎樣變化 輸出和均保持不變 當需要更新狀態(tài)時 可將門控信號E置1 此時 根據(jù)送到D端新的二值信息將鎖存器置為新的狀態(tài) 如果D 0 無論基本SR鎖存器原來狀態(tài)如何 都將使 0 1 反之 則將鎖存器置為1狀態(tài) 如果D信號在E 1期間發(fā)生變化 電路提供的信號路徑將使Q端信號跟隨D而變化 在E由1跳變?yōu)?以后 鎖存器將鎖存跳變前瞬間D端的邏輯值 可以暫存1位二進制數(shù)據(jù) 4 2 2D鎖存器的基本原理 表4 3以表格形式對D鎖存器的功能做了概括 圖4 7 b 所示是D鎖存器的邏輯符號 其中 C1和1D表示二者是關(guān)聯(lián)的 C1控制著1D的輸入 4 2 2D鎖存器的基本原理 2 傳輸門控D鎖存器圖4 8 a 所示是另一種D鎖存器的電路結(jié)構(gòu) 多見于CMOS集成電路 它與圖4 7 a 所示電路的邏輯功能完全相同 但數(shù)據(jù)鎖存不使用邏輯門控 而是在雙穩(wěn)態(tài)電路基礎(chǔ)上增加兩個傳輸門TG1和TG2實現(xiàn)的 4 2 2D鎖存器的基本原理 圖4 8傳輸門控D鎖存器 4 2 2D鎖存器的基本原理 圖4 8傳輸門控D鎖存器 4 2 2D鎖存器的基本原理 電路中 E是鎖存使能信號 當E 1時 0 C 1 TG1導(dǎo)通 TG2斷開 輸入數(shù)據(jù)D經(jīng)G1 G2兩個非門 使 如圖4 8 b 所示的簡圖所示 顯然 這時Q端跟隨輸入信號D的變化 當E 0時 1 C 0 TG1斷開 TG2導(dǎo)通 構(gòu)成類似雙穩(wěn)態(tài)電路 如圖4 8 c 所示 由于G1 G2輸入端存在的分布電容對邏輯電平有暫短的保持作用 此時 電路將被鎖定在E信號由1變0前瞬間D信號所確定的狀態(tài) 讀者可用表4 3來驗證圖4 8 a 所示電路的邏輯功能 由于邏輯功能完全相同 所以傳輸門控D鎖存器的邏輯符號仍如圖4 7 b 所示 4 2 2D鎖存器的基本原理 例4 3圖4 8 a 所示電路的輸入信號D E的波形如圖4 9虛線上邊所示 畫出和輸出波形 解 根據(jù)圖4 8 b c 每當E 1時 Q端波形跟隨D端變化 當E跳變?yōu)?時 鎖存器保持在跳變前瞬間的狀態(tài) 可以畫出和波形 如圖4 9虛線下邊所示 4 2 2D鎖存器的基本原理 圖4 9例4 3的波形圖 4 2 2D鎖存器的基本原理 3 集成D鎖存器簡介圖4 10所示為中規(guī)模集成的CMOS八D鎖存器74HC HCT373的內(nèi)部邏輯電路圖 其核心電路是8個如圖4 8 a 所示的傳輸門控D鎖存器 8個鎖存器共用同一對互補的門控信號和 這對門控信號又由鎖存使能信號LE驅(qū)動 當LE為高電平時允許所有D鎖存器動作 更新它們的狀態(tài) 低電平時則保持8位數(shù)據(jù)不變 8個D鎖存器輸出端都帶有三態(tài)門 當輸出三態(tài)門使能信號為低電平時 三態(tài)門有效 輸出鎖存的信號 當為高電平時 輸出處于高阻狀態(tài) 這種三態(tài)輸出電路 一方面使鎖存器與輸出負載得到有效隔離 更重要的是使74HC HCT373可以方便地應(yīng)用于微處理機或計算機的總線傳輸電路 4 2 2D鎖存器的基本原理 圖4 1074HC HCT373八D鎖存器的內(nèi)部邏輯圖 4 2 2D鎖存器的基本原理 根據(jù)和的不同電平 74HC HCT373可分為三種工作模式 使能和讀鎖存器 傳送模式 鎖存和讀鎖存器 鎖存和禁止輸出 表4 4所示為其功能表 4 3觸發(fā)器 如前所述 D鎖存器在使能信號E為邏輯1期間更新狀態(tài) 在圖4 11 a 所示的波形圖中以加粗部分表示這個敏感時段 在這期間 它的輸出會隨輸入信號變化 從而使很多時序邏輯功能不能實現(xiàn) 比如我們在后續(xù)課程中學到的移位寄存器和計數(shù)器 實現(xiàn)這些功能要求存儲電路對時鐘信號的某一邊沿敏感 而在其他時刻保持狀態(tài)不變 不受輸入信號變化的影響 這種在時鐘脈沖邊沿作用下的狀態(tài)刷新稱為觸發(fā) 具有這種特性的存儲單元電路稱為觸發(fā)器 不同電路結(jié)構(gòu)的觸發(fā)器對時鐘脈沖的敏感邊沿可能不同 分為上升沿觸發(fā)和下降沿觸發(fā) 一般以CP命名上升沿觸發(fā)的時鐘信號 觸發(fā)邊沿如圖4 11 b 波形中的箭頭所示 以命名下降沿觸發(fā)的時鐘信號 觸發(fā)邊沿如圖4 11 c 中的箭頭所示 4 3觸發(fā)器 圖4 11鎖存器與觸發(fā)器對使能或時鐘信號的不同響應(yīng) 4 3觸發(fā)器 在VHDL中 對脈沖電平敏感的鎖存器和脈沖邊沿敏感的觸發(fā)器的描述語句是不同的 正因為如此 這里要特別強調(diào)鎖存器與觸發(fā)器在概念上的差異 觸發(fā)器按照其電路結(jié)構(gòu)的不同 可以分為主從觸發(fā)器和邊沿觸發(fā)器 無論是哪種電路結(jié)構(gòu) 觸發(fā)器按照其邏輯功能的不同 主要有RS型觸發(fā)器 JK型觸發(fā)器 D型觸發(fā)器和T型觸發(fā)器等 它們的功能可用特性表 特性方程和狀態(tài)圖來描述 觸發(fā)器的電路結(jié)構(gòu)與邏輯功能沒有必然聯(lián)系 例如JK觸發(fā)器既有主從JK觸發(fā)器 也有邊沿JK觸發(fā)器 每一種邏輯功能的觸發(fā)器都可以通過增加門電路和適當?shù)耐獠窟B線轉(zhuǎn)換為其他功能的觸發(fā)器 本節(jié)將分別介紹RS型觸發(fā)器 JK型觸發(fā)器和D型觸發(fā)器的工作原理 以及所實現(xiàn)的不同的邏輯功能 4 3 1RS型觸發(fā)器的基本原理 1 RS型觸發(fā)器 1 定義在時鐘脈沖操作下 根據(jù)輸入信號R S的取值不同 凡是具有置0 置1和保持功能的電路 都叫做RS型時鐘觸發(fā)器 簡稱RS型觸發(fā)器或RS觸發(fā)器 2 邏輯符號 特性表和特性方程如圖4 12所示是RS觸發(fā)器的邏輯符號 表4 5是它的特性表 從特性表可以看出 其功能是符合RS型觸發(fā)器的定義的 根據(jù)特性表 可以得出RS型觸發(fā)器的特性方程為 4 3 1RS型觸發(fā)器的基本原理 圖4 12RS觸發(fā)器的邏輯符號 4 3 1RS型觸發(fā)器的基本原理 2 主從RS型觸發(fā)器 1 電路組成及邏輯符號如圖4 13 a 所示為主從RS觸發(fā)器的邏輯電路圖 它由兩個同步RS鎖存器級聯(lián)構(gòu)成 其中G5 G6 G7 G8構(gòu)成的同步鎖存器叫做主觸發(fā)器 其控制信號為CP G1 G2 G3 G4構(gòu)成的同步鎖存器叫做從觸發(fā)器 其控制信號為 4 3 1RS型觸發(fā)器的基本原理 圖4 13主從RS觸發(fā)器 4 3 1RS型觸發(fā)器的基本原理 圖4 13 b 為主從RS觸發(fā)器的邏輯符號 CP端的小圓圈表示只有當CP下降沿到來時 觸發(fā)器的端和端才會改變狀態(tài) 其中符號 表示延遲 其含義為 在CP 1期間 觸發(fā)器接收R S輸入端輸入的信號 但觸發(fā)器的狀態(tài)不會由于輸入信號狀態(tài)的變化而變化 而是直至CP下降沿到來時 端和端才會改變狀態(tài) 4 3 1RS型觸發(fā)器的基本原理 2 工作原理在主從RS觸發(fā)器中 接收輸入信號和輸出信號時分兩步進行 接收輸入信號的過程在CP 1期間 主觸發(fā)器接收輸入信號 從觸發(fā)器保持原來的狀態(tài)不變 當CP 1時 主觸發(fā)器的控制門G7 G8被打開 觸發(fā)器可以接收輸入信號R S 主觸發(fā)器的輸出為 4 3 1RS型觸發(fā)器的基本原理 由 從觸發(fā)器的控制門G3 G4被封鎖 因此其狀態(tài)不會發(fā)生改變 即 輸出信號的過程當CP下降沿到來時 主觸發(fā)器的控制門G7 G8被封鎖 在CP 1期間接收的內(nèi)容被儲存起來 同時 從觸發(fā)器的控制門G3 G4被打開 主觸發(fā)器將其接收的內(nèi)容送入從觸發(fā)器 輸出端的狀態(tài)隨之改變 在CP 0期間 由于主觸發(fā)器被封鎖 將保持原有的狀態(tài)不變 因此受其控制的從觸發(fā)器的狀態(tài)也不可能發(fā)生改變 4 3 1RS型觸發(fā)器的基本原理 綜上所述可得 其特性表如表4 6所示 4 3 1RS型觸發(fā)器的基本原理 3 主要特點 主從控制 時鐘脈沖觸發(fā) 在主從RS觸發(fā)器中 主 從觸發(fā)器的狀態(tài)受到CP脈沖的控制 其工作過程可概括為 CP 1期間接收信號 當CP下降沿到來時觸發(fā)器狀態(tài)更新 R S之間仍存在約束 由于主從RS觸發(fā)器是由同步RS鎖存器組合而成的 所以 在CP 1期間 R S的取值應(yīng)遵循同步RS鎖存器的要求 即不能同時為有效電平 R S不能同時為1 4 3 1RS型觸發(fā)器的基本原理 4 異步輸入端的作用圖4 14是帶有異步輸入端的主從RS觸發(fā)器的邏輯符號 其中R S叫做同步輸入端 加在兩輸入端的信號能否進入觸發(fā)器而被接收 受時鐘脈沖CP的同步控制 CP信號沒到來時 它們對觸發(fā)器不起作用 稱為直接復(fù)位和置位端 低電平有效 4 3 1RS型觸發(fā)器的基本原理 當 0 1時 觸發(fā)器被直接復(fù)位到0狀態(tài) 0 當 1 0時 觸發(fā)器被直接置位到1狀態(tài) 1 值得注意的是 這里 不能同時輸入有效信號 即不能出現(xiàn) 0的情況 否則觸發(fā)器將出現(xiàn)非正常的狀態(tài) 圖4 14帶異步輸入端的主從RS觸發(fā)器邏輯符號 4 3 2JK觸發(fā)器的基本原理 1 JK型觸發(fā)器 1 定義在時鐘脈沖操作下 根據(jù)輸入信號J K的取值不同 凡是具有保持 置0 置1 翻轉(zhuǎn)功能的電路 都稱為JK型時鐘觸發(fā)器 簡稱為JK型觸發(fā)器或JK觸發(fā)器 2 邏輯符號 特性表和特性方程圖4 15所示是JK觸發(fā)器的邏輯符號 表4 7是它的特性表 顯而易見 特性表中所反映的功能是符合JK型觸發(fā)器的定義的 特性方程為 4 3 2JK觸發(fā)器的基本原理 圖4 15JK觸發(fā)器的邏輯符號 4 3 2JK觸發(fā)器的基本原理 2 JK觸發(fā)器的工作原理 1 主從JK觸發(fā)器主從JK觸發(fā)器是為解決主從RS觸發(fā)器的約束問題而設(shè)計的 電路組成及邏輯符號主從JK觸發(fā)器是在主從RS觸發(fā)器的基礎(chǔ)上 把引回到門G7的輸入端 把引回到門G8的輸入端 并把輸入端S改為J R端改為K而構(gòu)成的 具體電路如圖4 16 a 所示 圖4 16 b 為主從JK觸發(fā)器的邏輯符號 4 3 2JK觸發(fā)器的基本原理 a 邏輯電路圖 b 邏輯符號圖4 16主從JK觸發(fā)器 4 3 2JK觸發(fā)器的基本原理 工作原理由于主從JK觸發(fā)器是在主從RS觸發(fā)器的基礎(chǔ)上改變形成的 對比圖4 13 a 和圖4 16 a 兩電路中門G7 G8的輸入可以得出 代入主從RS觸發(fā)器的特性方程可得 代入其約束條件后得 即在主從JK觸發(fā)器中 不存在約束條件 4 3 2JK觸發(fā)器的基本原理 主從JK觸發(fā)器的特性表見4 8 該表直觀地描述了主從JK觸發(fā)器的邏輯功能 次態(tài)與現(xiàn)態(tài)和輸入J K間的邏輯關(guān)系 4 3 2JK觸發(fā)器的基本原理 主要特點優(yōu)點 主從控制脈沖觸發(fā) 功能完善 輸入信號J K之間沒有約束 是一種應(yīng)用十分靈活和方便的時鐘觸發(fā)器 缺點 存在一次變化問題 即主從JK觸發(fā)器中的主觸發(fā)器 在CP 1期間其狀態(tài)能且只能變化一次 這種變化可以是輸入信號J或K變化引起的 也可以是干擾脈沖引起 因此其抗干擾能力還需進一步提高 4 3 2JK觸發(fā)器的基本原理 由圖可以看出 若在CP 0期間 設(shè) 則當CP跳變到1時 因 門G8被封鎖 輸入信號只能從J端輸入 若此時J輸入信號為1 則主觸發(fā)器狀態(tài) 之后無論J如何變化 其狀態(tài)都不會再改變了 這就是一次變化問題 同理可分析 時 門G7被封鎖 輸入信號只能從K端輸入的情況 若干擾信號在有用信號之前輸入觸發(fā)器 則將會造成觸發(fā)器狀態(tài)出錯 4 3 2JK觸發(fā)器的基本原理 2 邊沿JK觸發(fā)器 邏輯符號邊沿JK觸發(fā)器的邏輯符號如圖4 17所示 由邏輯符號可以看出 邊沿JK觸發(fā)器和主從JK觸發(fā)器的區(qū)別是邊沿JK觸發(fā)器沒有延遲 在CP 1期間 J K輸入端信號的變化不會影響觸發(fā)器的狀態(tài) 只有當CP下降沿到來時 才接收J K端的信號輸入 使觸發(fā)器狀態(tài)改變 由于觸發(fā)器是在CP脈沖的邊沿改變狀態(tài) 故稱為邊沿JK觸發(fā)器 4 3 2JK觸發(fā)器的基本原理 工作原理由于邊沿JK觸發(fā)器和主從JK觸發(fā)器的功能相同 因此其特性方程基本不變 特性方程為 CP下降沿時刻有效 4 3 2JK觸發(fā)器的基本原理 圖4 17邊沿JK觸發(fā)器的邏輯符號 4 3 2JK觸發(fā)器的基本原理 圖4 18邊沿JK觸發(fā)器波形 工作波形圖邊沿JK觸發(fā)器的工作波形圖如圖4 18所示 4 3 2JK觸發(fā)器的基本原理 主要特點時鐘脈沖邊沿控制 在CP上升沿或下降沿的瞬間 加載J端和K端的信號才會被接收 從而改變觸發(fā)器的狀態(tài) 抗干擾能力極強 工作速度很高 因為只要在CP觸發(fā)沿瞬間J K的值是穩(wěn)定的 觸發(fā)器就能夠可靠地按照特性方程的規(guī)定更新狀態(tài) 在其他時間里 J K的變化不會影響觸發(fā)器的狀態(tài) 由于是邊沿控制 需要的輸入信號建立時間和保持時間都極短 所以它的工作速度可以很高 功能齊全 使用靈活方便 在CP邊沿的控制下 根據(jù)J K取值的不同 邊沿JK觸發(fā)器具有保持 置0 置1 翻轉(zhuǎn)4種功能 是全功能性的電路 4 3 2JK觸發(fā)器的基本原理 3 集成JK觸發(fā)器簡介圖4 19 a 是TTL型集成邊沿JK觸發(fā)器74LS112的引腳排列圖 該集成電路采用雙列直插式16引腳封裝 內(nèi)部集成了2組邊沿JK觸發(fā)器 和端分別為觸發(fā)器的直接復(fù)位和置位端 用于將觸發(fā)器直接置0或置1 低電平有效 CP為觸發(fā)器的時鐘脈沖輸入端 采用脈沖下降沿觸發(fā) 2組觸發(fā)器共用電源 4 3 2JK觸發(fā)器的基本原理 圖4 19邊沿JK觸發(fā)器引腳排列圖 4 3 2JK觸發(fā)器的基本原理 圖4 19 b 是CMOS型集成邊沿JK觸發(fā)器CC4027的引腳排列圖 采用雙列直插式16引腳封裝 內(nèi)部集成了2組邊沿JK觸發(fā)器 和分別為觸發(fā)器的直接復(fù)位和置位端 用于將觸發(fā)器直接置0或置1 高電平有效 CP為觸發(fā)器的時鐘脈沖輸入端 采用脈沖上升沿觸發(fā) 2組觸發(fā)器共用電源 4 3 3D觸發(fā)器的基本原理 1 D型觸發(fā)器 1 定義在時鐘脈沖操作下 凡是具有置0 置1功能的電路 都叫做D型時鐘觸發(fā)器 簡稱為D型觸發(fā)器或D觸發(fā)器 2 邏輯符號 特性表和特性方程如圖4 20所示 是D型觸發(fā)器的邏輯符號 表4 10所示是它的特性表 由特性表可以得出結(jié)論 其功能是符合D型觸發(fā)器的定義的 4 3 3D觸發(fā)器的基本原理 圖4 20D觸發(fā)器邏輯符號 D觸發(fā)器特性方程為 CP下降沿時刻有效 4 3 3D觸發(fā)器的基本原理 2 D觸發(fā)器的基本原理 1 電路組成及邏輯符號如圖4 21 a 所示是用兩個同步D鎖存器級聯(lián)起來構(gòu)成的邊沿D觸發(fā)器 它雖然具有主從結(jié)構(gòu)形式 但卻是邊沿控制的電路 圖4 21 b 為其邏輯符號 4 3 3D觸發(fā)器的基本原理 圖4 21邊沿D觸發(fā)器 4 3 3D觸發(fā)器的基本原理 2 工作原理圖4 21所示為具有主從結(jié)構(gòu)形式的邊沿D觸發(fā)器 由兩個同步D鎖存器組成 主觸發(fā)器受CP操作 從觸發(fā)器用管理 CP 0時的情況CP 0時 門G7 G8被封鎖 門G3 G4打