嵌入式運算器實驗報告.doc

實驗二 運算器組成實驗1算術邏輯運算實驗一實驗目的1 了解簡單運算器的數(shù)據(jù)傳輸通路。2 驗證運算功能發(fā)生器的組合功能。3 掌握算術邏輯運算加、減、與的工作原理。4 驗證實驗臺運算的8位加、減、與、直通功能。5 按給定數(shù)據(jù)，完成幾種指定的算術和邏輯運算。二實驗內(nèi)容1實驗原理算術邏輯單元ALU的數(shù)據(jù)通路如圖2-1所示。其中運算器ALU181根據(jù)74LS181的功能用VHDL硬件描述語言編輯而成，構成8位字長的ALU。參加運算的兩個8位數(shù)據(jù)分別為A7.0和B7.0，運算模式由S3.0的16種組合決定，而S3.0的值由4位2進制計數(shù)器LPM_COUNTER產(chǎn)生，計數(shù)時鐘是Sclk（圖2-1）；此外，設M=0，選擇算術運算，M=1為邏輯運算，CN為低位的進位位；F7.0為輸出結果，CO為運算后的輸出進位位。兩個8位數(shù)據(jù)由總線IN7.0分別通過兩個電平鎖存器74373鎖入，ALU功能如表2-1所示。表2-1ALU181的運算功能選擇端高電平作用數(shù)據(jù)S3 S2 S1 S0M=HM=L 算術操作邏輯功能Cn=L（無進位）Cn=H（有進位）0 0 0 00 0 0 1加10 0 1 0+10 0 1 1減1（2的補碼）0 1 0 0加10 1 0 1加加+10 1 1 00 1 1 11 0 0 0加11 0 0 1加11 0 1 0加11 0 1 11 1 0 0*1 1 0 1加11 1 1 0加11 1 1 1注1、* 表示每一位都移至下一更高有效位, “+”是邏輯或，“加”是算術加注2、在借位減法表達上，表2-1與標準的74181的真值表略有不同。三實驗步驟（1）設計ALU元件在Quartus II 環(huán)境下，用文本輸入編輯器Text Editor輸入ALU181.VHD算術邏輯單元文件，編譯VHDL文件，并將ALU181.VHD文件制作成一個可調(diào)用的原理圖元件。（2）以原理圖方式建立頂層文件工程選擇圖形方式。根據(jù)圖2-1輸入實驗電路圖，從Quartus II的基本元件庫中將各元件調(diào)入圖形編輯窗口、連線，添加輸入輸出引腳。將所設計的圖形文件ALU.bdf保存到原先建立的文件夾中，將當前文件設置成工程文件，以后的操作就都是對當前工程文件進行的。根據(jù)表2-1，從鍵盤輸入數(shù)據(jù)A7.0和B7.0，并設置S3.0、M、Cy，驗證ALU運算器的算術運算和邏輯運算功能，記錄實驗數(shù)據(jù)。四實驗任務（1）按圖2-1所示，在本驗證性示例中用數(shù)據(jù)選擇開關（鍵3控制）的高/低電平選擇總線通道上的8位數(shù)據(jù)進入對應的74373中；即首先將鍵3輸入高電平，用鍵2、鍵1分別向A7.0 置數(shù)01010101（55H），這時在數(shù)碼管4/3上顯示輸入的數(shù)據(jù)（55H）；然后用鍵3輸入低電平，再用鍵2、鍵1分別向B7.0置數(shù)10101010（AAH），這時在數(shù)碼管2/1上顯示輸入的數(shù)據(jù)（AAH）；這時表示在圖2-1中的兩個74373鎖存器中分別被鎖入了加數(shù)55H和被加數(shù)AAH?？呻p擊圖2-1的ALU181元件，了解其VHDL描述。（2）設定鍵8為低電平，即M=0（允許算術操作），鍵6控制時鐘SCLK，可設置表2-1的S3.0=0 F?，F(xiàn)連續(xù)按動鍵6，設置操作方式選擇S3.0=9（加法操作），使數(shù)碼管8顯示9，以驗證ALU的算術運算功能： 當鍵7設置cn=0（最低位無進位）時，數(shù)碼管7/6/5=0FF（55H+AAH=0FFH）；當鍵7設置cn=1（最低位有進位）時，數(shù)碼管7/6/5=100（55H+AAH+1=100H）；（3）若設定鍵8為高電平，即M=1，鍵KEY6控制時鐘SCLK，設置S3.0=0F，KEY7設置cn=0或cn=1，驗證ALU的邏輯運算功能，并記錄實驗數(shù)據(jù)。(4) 驗證ALU181的算術運算和邏輯運算功能，ALU181模塊功能可參照表2-1。表2-3給定了寄存器DRl=A7.0和DR2=B7.0的數(shù)據(jù)(十六進制)，要求根據(jù)此數(shù)據(jù)對照邏輯功能表所得的理論值(要求課前完成)與實驗結果值進行比較(均采用正邏輯0)。(5)表2-4列出了8種常用的算術與邏輯運算要求指定的操作內(nèi)容，正確選擇運算器數(shù)據(jù)通路、控制參數(shù)S3、S2、S1、S0、M，并將實驗結果值填入括號內(nèi)，表中給定原始數(shù)據(jù)DR1=A7.0和DR2=B7.0，以后的數(shù)據(jù)取自前面運算的結果。五、表2-2、3、4的值表2-2 A7.0，B7.0設置值檢查F7.0SW_B寄存器內(nèi)容S3 S2 S1 S0MBUSA7.0B7.0010101010010101011010101010 00000010111111110010101011010101010000100表2-3S3 S2 S1 S0A7.0B7.0算術運算 M=0邏輯運算（M=1）cn=0（無進位）cn=1（有進位）0000AA55F=（ AA ） F=（ AB ） F=（ 55 ） 0001AA55F=（ FF ） F=（ 00 ） F=（ 00 ） 0010AA55F=（ AA ） F=（ AB ） F=（ 55 ） 0011AA55F=（ 00 ） F=（ 00 ） F=（ 00 ） 0100FF01F=（ FD ） F=（ FE ） F=（ FE ） 0101FF01F=（ FD ） F=（ FD ） F=（ FE ） 0110FF01F=（ FE ） F=（ FD ） F=（ FE ） 0111FF01F=（ FF ） F=（ FE ） F=（ FE ） 1000FFFFF=（ FE ） F=（ FF ） F=（ FF ） 1001FFFFF=（ FE ） F=（ FE ） F=（ FF ） 1010FFFFF=（ FE ） F=（ FF ） F=（ FF ） 1011FFFFF=（ FF ） F=（ FE ） F=（ FF ） 11005501F=（ FF ） F=（ 00 ） F=（ 01 ） 11015501F=（ AA ） F=（ AB ） F=（ FF ） 11105501F=（ 54 ） F=（ 55 ） F=（ 55 ） 11115501F=（ 55 ） F=（ 54 ） F=（ 55 ） 表2-48種常用的算術與邏輯運算操作S3 S2S1S0MCnDR1DR2運算關系及結果顯示Cn4邏輯乘10111066FFDR1 DR2DR2( 66 )0傳送11111066FFDR1 DR2 ( 66 )0按位加01101066FFDR1DR2DR2( 99 )0取反00001066FFDR2 ( 99 )0加100111066FFDR2 + 1DR2 ( 00 )1求負01011066FF+ 1 DR2( 01 )1加法11101066FFDR1 + DR2DR2( FF )0減法11011066FFDR1 DR2DR2( 99 )1六、實驗原理圖七、實驗仿真波形圖（1）M=L，CN=L圖為M為低電平，CN為低電平時的波形圖，此時無進位。SCLK為時鐘脈沖。IN為輸入，在A0-B1產(chǎn)生的鎖存信號的作用下，分別存入A和B。A=AA，B=55，驗證ALU的算術操作功能。當S=0000時，F(xiàn)=A=AA；當S=0001時，F(xiàn)=A+B=AA+55=FF；當S=0010時，F(xiàn)=A+B反=AA+AA=AA；根據(jù)表2-1，可以得出16個模式，F(xiàn)的值均正確。CN4為運算后的輸出進位位。（2）M=H圖為M為高電平，此時CN可以為任意電平。SCLK為時鐘脈沖。IN為輸入，在A0-B1產(chǎn)生的鎖存信號的作用下，分別存入A和B。A=AA，B=55，驗證ALU的邏輯操作功能。當S=0000時，F(xiàn)=A反=55；當S=0001時，F(xiàn)=（A+B）反=（AA+55）反=FF反=00；當S=0010時，F(xiàn)=A反與B=55與AA=55；根據(jù)表2-1，可以得出16個模式，F(xiàn)的值均正確。CN4為運算后的輸出進位位。2帶進位算術運算實驗一實驗目的1、驗證帶進位控制的算術運算功能發(fā)生器的功能。 2、按指定數(shù)據(jù)完成幾種指定的算術運算。二實驗原理在實驗（1）的基礎上增加進位控制電路，將運算器ALU181的進位位送入D鎖存器，由T4和CN控制其寫入，在此，T4是由鍵5產(chǎn)生的脈沖信號，這時，CN的功能是電平控制信號（高電平時，CN有效），控制是否允許將進位信號co加入下一加法周期的最低進位位，從而可實現(xiàn)帶進位控制運算。三表2-5表2-5S3 S2 S1 S0A7.0B7.0算術運算 M=0邏輯運算（M=1）cn=0（無進位）cn=1（有進位）0101FF01F=（ FD ） F=（ FD ） F=（ FE ） 0110FF01F=（ FE ） F=（ FD ） F=（ FE ） 0111FF01F=（ FF ） F=（ FE ） F=（ FE ） 1000FFFFF=（ FE ） F=（ FF ） F=（ FF ） 1001FFFFF=（ FE ） F=（ FF ） F=（ FF ） 1010FFFFF=（ FE ） F=（ FF ） F=（ FF ） 四、實驗原理圖五、實驗仿真波形圖（1）M=L，CN=L圖為M為低電平，CN為低電平時的波形圖，此時無進位。SCLK為時鐘脈沖。IN為輸入，在A0-B1產(chǎn)生的鎖存信號的作用下，分別存入A和B。A=A3，B=57，驗證ALU的驗證帶進位控制的算術運算功能發(fā)生器的功能。當S=0000時，F(xiàn)=A=A3；當S=0001時，F(xiàn)=A+B=A3+57=F7；當S=0010時，F(xiàn)=A+B反=A3+A8=AB；根據(jù)表2-1，可以得出16個模式，F(xiàn)的值均正確。(2)M=L，CN=H圖為M為低電平，CN為高電平時的波形圖，此時有進位。SCLK為時鐘脈沖。IN為輸入，在A0-B1產(chǎn)生的鎖存信號的作用下，分別存入A和B。A=A3，B=57，驗證ALU的驗證帶進位控制的算術運算功能發(fā)生器的功能。當S=0000時，F(xiàn)=A+1=A3；當S=0001時，F(xiàn)=A+B+1=A3+57+1=F7；當S=0010時，F(xiàn)=A+B反+1=A3+A8+1=AB；根據(jù)表2-1，可以得出16個模式，F(xiàn)的值均正確。（3）M=H圖為M為高電平，此時CN可以為任意電平。SCLK為時鐘脈沖。IN為輸入，在A0-B1產(chǎn)生的鎖存信號的作用下，分別存入A和B。A=A3，B=57，驗證ALU的邏輯操作功能。當S=0000時，F(xiàn)=A反=5C；當S=0001時，F(xiàn)=（A+B）反=（A3+57）反=F7反=58；當S=0010時，F(xiàn)=A反與B=5C與57=54；根據(jù)表2-1，可以得出16個模式，F(xiàn)的值均正確。3. 移位運算器實驗一實驗目的1. 驗證移位控制的組合功能。二實驗原理1、移位運算實驗原理圖如圖2-3所示。移位運算器SHEFT使用VHDL語言編寫，其輸入/輸出端分別與鍵盤/顯示器LED連接。移位運算器是時序電路，在時鐘信號到來時狀態(tài)產(chǎn)生變化，CLK為其時鐘脈沖。由S0、S1、M控制移位運算的功能狀態(tài)，具有數(shù)據(jù)裝入、數(shù)據(jù)保持、循環(huán)右移、帶進位循環(huán)右移，循環(huán)左移、帶進位循環(huán)左移等功能。移位運算器的具體功能見表2-7所示：2電路連接、輸入數(shù)據(jù)的按鍵、輸出顯示數(shù)碼管的定義如圖2-3右上角所示。CLK時鐘脈沖，通過鍵5產(chǎn)生01；M 工作模式，M=1時帶進位循環(huán)移位，由鍵8控制；C0 允許帶進位移位輸入，由 鍵7控制；S 移位模式03，由 鍵6控制，顯示在數(shù)碼管LED8上；D7.0 移位數(shù)據(jù)輸入，由 鍵（2和1）控制，顯示在數(shù)碼管（2和1）上；QB7.0移位數(shù)據(jù)輸出，顯示在數(shù)碼管（6和5）上；CN移位數(shù)據(jù)輸出進位，顯示在數(shù)碼管（7）上；表2-7移位發(fā)生器的功能GS1S0M功 能000任意保持0100循環(huán)右移0101帶進位循環(huán)右移0010循環(huán)左移0011帶進位循環(huán)左移任意11任意加載待移