ADC采樣控制電路設計

1、學生實驗報告系別電子信息學院課程名稱EDA綜合實驗班級14無線技術實驗名稱ADC采樣控制電路設計姓名實驗時間2016年11 月14 日學號指導教師王紅航成績批改時間2016年 月 日報 告 內 容一、實驗目的和任務1.學習用狀態(tài)機對A/D轉換器ADC0809的采樣控制電路的實現(xiàn)。 二、實驗原理介紹ADC0809是CMOS的8位A/D轉換器，片內有8路模擬開關，可控制8個模擬量中的一個進入轉換器中。ADC0809的分辨率為8位，轉換時間約100us，含鎖存控制的8路多路開關，輸出有三態(tài)緩沖器控制，單5V電源供電 主要控制信號說明：如圖8-5所示，START是轉換啟動信號，高電平有效；ALE是3位

2、通道選擇地址（ADDC、ADDB、ADDA）信號的鎖存信號。當模擬量送至某一輸入端（如IN1或IN2等），由3位地址信號選擇，而地址信號由ALE鎖存；EOC是轉換情況狀態(tài)信號（類似于AD574的STATUS），當啟動轉換約100us后，EOC產生一個負脈沖，以示轉換結束；在EOC的上升沿后，若使輸出使能信號OE為高電平，則控制打開三態(tài)緩沖器，把轉換好的8位數(shù)據(jù)結果輸至數(shù)據(jù)總線。至此ADC0809的一次轉換結束了。三、設計代碼（或原理圖）、仿真波形及分析module ADC0809(D,CLK,EOC,RST,ALE,START,OE,ADDA,Q,LOCK_T); input7:0 D; /來

3、自0809轉換好的8位數(shù)據(jù)input CLK,RST; /時鐘和復位信號input EOC; output ALE; output START,OE; output ADDA,LOCK_T; output 7:0 Q; reg ALE,START,OE; reg7:0REGL; /數(shù)據(jù)鎖存輸出parameter s0=0,s1=1,s2=2,s3=3,s4=4; /定義各狀態(tài)子類型reg4:0 cs,next_state; reg LOCK;always (posedge CLK or posedge RST) /時序過程begin if(RST) cs=s0; else cs=next_st

4、ate; end always (posedge LOCK) /寄存器過程 if(LOCK) REGL=D; assign ADDA=0; assign ADDB=0; assign Q=REGL; assign LOCK_T=LOCK;always (cs or EOC) begin /組合過程case(cs)s0:next_state=s1;s1:next_state=s2;s2:if(EOC=1b1) next_state=s3;else next_state=s2;s3:next_state=s4;s4:next_state=s0;default : next_state=s0;end

5、caseendalways(cs) begincase(cs)s0:begin ALE=0;START=0;OE=0;LOCK=0;end /初始化s1:begin ALE=1;START=1;OE=0;LOCK=0;ends2:begin ALE=0;START=0;OE=0;LOCK=0;ends3:begin ALE=0;START=0;OE=1;LOCK=0;ends4:begin ALE=0;START=0;OE=1;LOCK=1;end default :begin ALE=0;START=0;OE=0;LOCK=0;end endcase endendmodule從硬件仿真中，可以得到幾組數(shù)據(jù)輸出數(shù)字量模擬電壓量0F0.321F0.652F0.943F1.20當輸出數(shù)字量不同時，它的電壓量也就不同。其實就是數(shù)模轉換過程。四、實驗結論與心得通過本次實驗，進一步掌握了狀態(tài)機的verilog設計方法和設計仿真工具的使用，學習層次化設計方法。 熟悉了狀態(tài)機的設計思路和方法，通過對仿真波形的分析，對ADC0809控制A/D轉