(最新整理)集成電路課程設(shè)計(jì)

1、(完整)集成電路課程設(shè)計(jì)(完整)集成電路課程設(shè)計(jì) 編輯整理：尊敬的讀者朋友們：這里是精品文檔編輯中心，本文檔內(nèi)容是由我和我的同事精心編輯整理后發(fā)布的，發(fā)布之前我們對文中內(nèi)容進(jìn)行仔細(xì)校對，但是難免會有疏漏的地方，但是任然希望（(完整)集成電路課程設(shè)計(jì)）的內(nèi)容能夠給您的工作和學(xué)習(xí)帶來便利。同時也真誠的希望收到您的建議和反饋，這將是我們進(jìn)步的源泉，前進(jìn)的動力。本文可編輯可修改，如果覺得對您有幫助請收藏以便隨時查閱，最后祝您生活愉快 業(yè)績進(jìn)步，以下為(完整)集成電路課程設(shè)計(jì)的全部內(nèi)容。大 連 理 工 大 學(xué)集成電路課程設(shè)計(jì)integrated circuit design eda報 告姓 名： 學(xué) 號

2、： 班 級： 專 業(yè)： _目 錄1集成電路設(shè)計(jì)eda軟件入門.22全定制設(shè)計(jì)cmos反相器.。43版圖提取原理圖.。174時鐘發(fā)生器電路修改.255mux4_1電路修改.29_1 集成電路設(shè)計(jì)eda軟件入門1.1 設(shè)計(jì)平臺（1） 硬件資源:服務(wù)器采用dell sc440型計(jì)算機(jī)，pd3.0處理器,2g內(nèi)存;pc終端采用dell320型計(jì)算機(jī)，pd3。0處理器，1g內(nèi)存.（2） 軟件資源：mentorgraphics公司的系列ic設(shè)計(jì)軟件.本課程涉及的軟件介紹如下.icstudio：集成電路設(shè)計(jì)環(huán)境，實(shí)現(xiàn)前端邏輯和后端版圖之間的無縫交互設(shè)計(jì)；design-architect ic:原理圖設(shè)計(jì)工具

3、,實(shí)現(xiàn)原理圖、符號圖編輯及仿真環(huán)境設(shè)置；eldo：高精度spice晶體管級仿真器；ezwave：波形觀察和處理工具；ic station：版圖編輯工具；calibre drc:設(shè)計(jì)規(guī)則檢查（drc)工具；calibre lvs:版圖與原理圖對照（lvs)工具;calibre xrc：全芯片寄生參數(shù)提取工具.1.2 進(jìn)入linux系統(tǒng)步驟（1） 開機(jī)，用上下鍵選擇到linux系統(tǒng)欄目，按enter鍵進(jìn)入linux5；（2） 登錄操作系統(tǒng)（用戶名user*，無密碼）；（3） 打開桌面的“我的電腦,熟悉linux操作系統(tǒng)下的文件管理系統(tǒng)；（4） 打開桌面的“系統(tǒng)終端”，掌握常用命令字;常用命令字:p

4、wd(顯示當(dāng)前路徑），cd（改變當(dāng)前路徑到指定位置），ls(列出當(dāng)前路徑下的文件和文件夾），source（讀取并執(zhí)行指定文件中的命令）。1.3 啟動ic設(shè)計(jì)軟件步驟（1） cd /home/eda/mentor_setup（2） source all。setup（3） cd /home/ mentor_work/9/zyy_21409003（4） $ icstudio1.4 軟件使用入門操作步驟（注：僅需文字說明）（1） 創(chuàng)建一個工程：在icstudio中，filenewproject；（2） 給工程命名，并選擇project location,/home/user9/mentor_work/

5、zyy；（3） 編輯location map editor，分別加入mgc design kit、standard mgc libraries,并使其指向正確路徑（4） 編輯setting editor，使process文件、drc文件、lvs文件、sdl文件、pex文件指向正確位置，分別是mgc_design_kit下的對應(yīng)文件名的文件；（5） 點(diǎn)擊finish，完成project添加（6） 創(chuàng)建一個庫:在icstudio中,filenewlibrary；（7） 創(chuàng)建一個視圖：在icstudio中，filenewview;cellname為其所在的cell，schematic type為原理

6、圖，layout type為版圖；（8） 在schematic圖中添加元件例化，快捷鍵i，并可以按住q調(diào)整元件屬性；（9） 完成原理圖后在toolsgenerator symbol 生產(chǎn)符號圖；（10） 建立測試電路，加電源激勵進(jìn)行仿真，觀測波形分析仿真結(jié)果；（11） 逐層繪制版圖，并通過calibre軟件的drc與lvs測試;1.5 小結(jié)第一節(jié)課我們主要學(xué)習(xí)了mentor軟件的基本使用方法，在之前的數(shù)字電路集成設(shè)計(jì)課程中，我們曾經(jīng)使用虛擬機(jī)模擬linux系統(tǒng)下使用cadence icfb進(jìn)行過4位加法器的設(shè)計(jì)，而這次的課程設(shè)計(jì)使用的為mentor，其中許多操作都與cadence 非常類似,但

7、是這次我們使用的是全定制繪制法,即每一層版圖都需要自己進(jìn)行繪制,不同于之前直接調(diào)用nmos和pmos等,在步驟上比cadence要負(fù)責(zé)很多，也讓我對mosfet工藝有了新的了解，之前對襯底，阱和摻雜一直只有印象但是哪層與哪層之間的聯(lián)系,如何成為不同的mosfet的并不了解，經(jīng)過這次學(xué)習(xí)，我弄懂了許多之前不太懂得概念，并對課程設(shè)計(jì)非常感興趣.全定制設(shè)計(jì)cmos反相器2.1 電路設(shè)計(jì)要求（1） 電路功能：見下表。 輸入輸出1001（2） 改變晶體管尺寸,進(jìn)行仿真對比。選擇閾值電壓vm=vdd/2、延遲?。ㄐ∮?0ps）、翻轉(zhuǎn)快（上升/下降時間小于50ps)、功耗低的電路完成版圖設(shè)計(jì)。（3） 工藝：

8、采用mentor自帶的0.13m工藝庫，p襯底n阱工藝。（4） 電源電壓1.2vdc。2.2 原理圖及符號圖設(shè)計(jì)基于design-architect ic軟件完成原理圖和符號圖的設(shè)計(jì)。原理圖見圖2.1.符號圖見圖2。2.命名為inverter .由1個pmos管和1個nmos管組成.輸入端為in，輸出端為out。初始管子尺寸的確定:根據(jù)反相器電路原理，電路的延遲時間與寬長比的關(guān)系為反比,為了減小延遲，nmos和pmos的長寬比。工作原理：當(dāng)輸入為高電平時，p管截止，n管導(dǎo)通,輸出低電平；當(dāng)輸入為低電平時，p管導(dǎo)通，n管截止，輸出高電平。圖2.1 原理圖圖2。2 符號圖2.3 仿真分析（1） 仿

9、真設(shè)置基于designarchitect ic軟件完成仿真測試電路的設(shè)計(jì)。反相器的延遲是在它驅(qū)動另一個相同的反相器作為負(fù)載的條件下測量的。因此仿真電路如圖2.3所示。輸入端命名in，驅(qū)動反相器輸出端命名out2，負(fù)載反相器輸出端命名out1。圖2。3 仿真測試電路 為了驗(yàn)證電路功能，以及測量延遲和上升、下降時間，采用瞬態(tài)分析,在輸入端in施加脈沖電壓源，輸入脈沖上升、下降時間設(shè)為0；為了測閾值電壓，對輸入端in進(jìn)行直流電壓掃描.網(wǎng)表及說明如下（*后面的漢語為說明）。include lib。eldo tt 調(diào)用器件模型庫:lib。eldo文件中的tt庫。global vdd ground *定義

10、vdd和ground為全局變量component *子電路描述.subckt inverter out in *子電路模塊inverter，端口為out和in；m1 out in vdd n1 pch w=0.15 l=0。13 m=1 晶體管m1，漏極接out、柵極接in、源極接vdd、基極接n1，器件模型pch，溝道寬0。15，溝道長0。13，倍增因子1；m2 out in ground n3 nch w=0。15 l=0.13 m=1。ends inverter 子電路模塊定義結(jié)束main cell 頂層電路描述inv1 op ip inverter 元件inv1,輸出接op，輸入接ip

11、，調(diào)用inverter子電路；v2 vdd ground dc 1。2v *電源v2，正極接vdd,負(fù)極接ground，直流，電壓1.2v;v1 in ground pulse （0v 1.2v 0 0ns 0ns 20ns 50ns) *電源v1，正極接in，負(fù)極接ground，脈沖源（初始電壓0v，脈沖電壓1.2v,開始前的延遲時間0，上升時間0ns,下降時間0ns，脈寬20ns，周期50ns）；.tran 100ps 200ns *瞬態(tài)分析，時間步長100ps，終止時間200ns；.dc v2 0 1。2v 0.1v *直流掃描，電源v2， 0到1。2v掃描，步長0。1v;。end 網(wǎng)表

12、結(jié)束 .connect statements*.connect ground 0 eldo netlist generated with icnet by user104 on mon jun 18 2012 at 13:57:03* globals.。global vdd ground* component pathname ： $lib1/inv.group/logic。views/inv.subckt inv out inm2 out in ground ground nmos w=1。055u l=0.13u m=1 as=57f ad=57f ps=1。06u+ pd=1.06um1

13、 out in vdd vdd pmos w=0。15u l=0.13u m=1 as=0。399p ad=0.399p ps=2。86u+ pd=2。86u.ends inv* main cell: component pathname : lib1/inv.group/logic。views/inv_test* x_inv2 out1 out2 inv v1 vdd ground dc 1。2v x_inv1 out2 n206 inv v2 n206 ground pulse （ 0v 1.2v 0ns 1ps 1ps 20ns 50ns ）*.end （2） 仿真波形與參數(shù)測量基于el

14、do軟件完成仿真，并采用ezwave軟件觀察波形和測試參數(shù)。仿真得到波形如圖2。4所示。觀察波形，輸入端電壓波形與輸出端反向，因此該電路實(shí)現(xiàn)了反相器功能。需考察的參數(shù)及其定義見表2.1。參數(shù)測量結(jié)果如圖2。5和圖2。6所示.表2。1 反相器主要性能參數(shù)說明符號名稱定義tplh上升延遲輸入觸發(fā)輸出信號由低電平向高電平轉(zhuǎn)換,測量輸入信號50vdd到輸出上升沿的50vdd的時間。tphl下降延遲輸入觸發(fā)輸出信號由高電平向低電平轉(zhuǎn)換，測量輸入信號50%vdd到輸出下降沿的50%vdd的時間.tp傳播延遲tp = （ tplh + tphl) / 2vm閾值電壓輸入從0到vdd掃描時，源漏峰值電流對應(yīng)的

15、輸入電壓值，或輸出電壓與輸入電壓相等時的輸入電壓值.tr上升時間輸出上升沿從10vdd到90vdd的時間.tf下降時間輸出下降沿從90%vdd到10vdd的時間。imax短路電流反相器翻轉(zhuǎn)時，pmos和nmos同時導(dǎo)通的瞬間峰值電流.圖2。4 仿真波形圖圖2。5 閾值電壓與短路電流測量圖圖2.6 延遲與上升下降時間測量圖(4） 閾值電壓調(diào)節(jié)根據(jù)反相器電路原理，當(dāng)in處于邏輯0時，nmos導(dǎo)通，電壓下拉至地，相應(yīng)的電壓近似為0v；而當(dāng)in處于邏輯1時，pmos導(dǎo)通，電壓上拉至高電平，相應(yīng)的電壓近似為vdd.選擇3組wp，分析增大pmos溝道寬對電路性能參數(shù)的影響。如表2.2所示。序號管子尺寸（m

16、）l=0。13， wn=0.15延遲（ps)開關(guān)門限vm (v)上升時間ttlh (ps)下降時間tthl （ps)短路電流imax （a)wpwp:wntplhtphltpd10。3:0。130。3:0.1525.614。320。20。5054.223。914。0220.5：0.130.5:0。1518.419.518。90。5438。632.918。8231.055：0.131.055:0。1512。627.920.30。6025。327.925.68分析:隨著p管尺寸的增加，閾值電壓增加,上升延遲時間減小，下降延遲增大，延遲先減小后增加，上升時間減小,下降時間增大，短路電流增大.分析原因

17、，隨著p管的w尺寸增大,根據(jù)公式與w/l成正比，故短路電流增大；同時，pmos的w增大，根據(jù)tplh=ln2reqncl，req與w/l成反比，上拉效應(yīng)變明顯，上升時間與上拉時間也減小，但因?yàn)閚管尺寸沒有改變，wn：wp減小，故下拉時間增大，延遲時間為上拉延遲和下降延遲的和的1/2，故先減小后增大。 門限電壓公式如上所示，隨著wp增加，wn不變，故門限電壓增加。選擇第3組尺寸，此時,閾值電壓為0.60，延遲為20.32，上升時間為25.3ps，下降時間為27.9ps，短路電流為25.68ua，第三組滿足設(shè)計(jì)要求.因此，本次設(shè)計(jì)的管子尺寸為：（w/l)p=1.055m /0.13m;（w/l）n

18、=0。15m /0.13m。（5）溝道寬度和長度對反相器的影響選擇3組wn,分析增大nmos溝道寬度對電路性能參數(shù)的影響。如表2.3所示。同寬長比，選擇3組不同溝道長l，分析增大管子尺寸對電路性能參數(shù)的影響。如表2.4所示.表2。3 增大nmos溝道寬對反相器性能的影響序號管子尺寸（m)（l= 1。3）延遲（ps）閾值電壓vm (v)上升時間ttlh (ps)下降時間tthl （ps)短路電流imax (a）wn寬長比tplhtphltpd11.51。5:1。325。614。320。20.5054。223。914.0224.54。5：1。351。88。230.00.6917.283。151.3

19、237.57。5：1.382。07.544.70.7214。8128。158.59表2.4 增大管子尺寸對反相器性能的影響序號管子尺寸(m)(w/l）n= 1。5:1。3 （w/l）p=3：1。3 延遲（ps）閾值電壓vm (v)上升時間ttlh （ps)下降時間tthl (ps）短路電流imax （a）lnlptplhtphltpd11。31.325.614.320.20。5054。20623.95114.0222。62.656.029.242.60。53118。8748。06611。7836.56.5194。8114。8154。80.55423.85200。3112.39分析：根據(jù)表2.3

20、,隨著n管w的增加,l尺寸保持不變，上升延遲時間增加，下降延遲時間減小，延遲時間增加，閾值電壓增加。根據(jù)表2.4，而當(dāng)n管和p管w/l保持不變，尺寸增大時，延遲時間增加,閾值電壓增加，上升時間增加，下降時間增加,短路電流先減小后增加與w/l成正比,故短路電流增大；同時，nmos的w增大,根據(jù)上式，上升時間與上拉時間也減小，但因?yàn)閜管尺寸沒有改變,wn:wp增大，故下拉時間增大，延遲時間為上拉延遲和下降延遲的和的1/2，故增大。 根據(jù)閾值電壓表達(dá)式： 閾值電壓應(yīng)該減小，而實(shí)際測量結(jié)果閾值電壓增加，存在兩種可能，一是記錄錯誤導(dǎo)致其他數(shù)據(jù)被放到表格中,第二種可能性是由于寬長比增大后，響應(yīng)的寄生參數(shù)改

21、變，vsatn的改變，雖然wp/wn減小，vsatp/vsatn卻增加導(dǎo)致了vm值的增加。而根據(jù)我們之前學(xué)到的理論本征延遲與s成正比,故隨著s增加本征延遲增加，這是由于增加晶體管尺寸,也就增加了擴(kuò)散電容，因而cl增加而根據(jù)如上公式，cl增加,延遲增大。而vm略增加,變化并不明顯也是有wp/wn比值不變，vsatp/vsatn略有變化的緣故。當(dāng)vsatp為極小值時，此時imax最小，故短路電流先減小后增加。（6)負(fù)載電容的影響觀察增大扇出系數(shù)對電路性能參數(shù)的影響。如表2。5所示。表2。5 增大扇出對反相器性能的影響扇出系數(shù)延遲（ps）tplhtphltpd112。626.920.3325。446

22、。933.11071。1116。993。930307.9221.1264。550348。6529。2438.9根據(jù)表2.5所示，我們可以得出結(jié)論隨著扇出系數(shù)的增加，延遲增加.cl為負(fù)載電容,主要包括三個主要部分，門本身的內(nèi)部擴(kuò)散電容、互聯(lián)線電容和扇出電容,扇出系數(shù)增加會導(dǎo)致扇出電容增加，因而延遲增加。2.4 版圖設(shè)計(jì)（1） 本次設(shè)計(jì)中用到的圖層說明見表2。6?；趇c station軟件完成版圖的設(shè)計(jì)。表2.6 mentor 0.18um工藝版圖圖層說明層名層號說明nwell3n阱od6薄氧，有源區(qū)polyg17多晶硅pp25p+ 注入np26n+ 注入co30接觸孔m131第1層金屬via1

23、511，2層金屬的過孔m232第2層金屬met1text131金屬1的端口標(biāo)識（2） pmos管與nmos管的版圖圖2.7 pmos版圖圖2.8 nmos版圖（3） cmos反相器版圖圖2。9 cmos反相器版圖（4） drc與lvs檢查基于calibre軟件完成版圖設(shè)計(jì)規(guī)則驗(yàn)證（drc）和版圖與原理圖對比（lvs）檢查.圖2.10 cmos反相器設(shè)計(jì)通過drc、lvs檢查2.5 寄生參數(shù)提取與后仿真分析基于calibre軟件完成版圖的寄生參數(shù)提?。╬ex），并利用含有寄生參數(shù)的網(wǎng)表進(jìn)行后仿真。對比后仿真與前仿真結(jié)果，短路電流變化不明顯，上升時間下降時間與延遲有明顯增加。分析原因cl為負(fù)載電容

24、，主要包括三個主要部分，門本身的內(nèi)部擴(kuò)散電容、互聯(lián)線電容和扇出電容，前仿真是為計(jì)算互聯(lián)線電容的，而連線完成后,互聯(lián)線電容增加，造成延遲增加.而短路電流主要與器件尺寸有關(guān),和互聯(lián)線關(guān)系不大,故變化不明顯。 圖2。11 版圖寄生參數(shù)網(wǎng)表圖2。12 后仿真結(jié)果與前仿真結(jié)果對比2.6 小結(jié)第二次的課程我們完成了一個完整的cmos反相器的設(shè)計(jì)，這次設(shè)計(jì)不同于以往我們直接調(diào)用已經(jīng)畫好了的標(biāo)準(zhǔn)單元，而是自己定制標(biāo)準(zhǔn)單元后調(diào)用實(shí)現(xiàn)器件功能.經(jīng)過這次課程我對器件尺寸與上升時間、下降時間，延遲以及短路電流之間的關(guān)系有了更多的認(rèn)識，在寫報告分析的過程中又一次看到數(shù)字集成電路課本,我發(fā)現(xiàn)了許多之前自己沒理解的公式原理

25、現(xiàn)在都可以看懂了。同時采用全定制繪制pmos和nmos也讓我對mos管的工藝結(jié)構(gòu)有了更深的了解，每一層各是什么材料及其之間的最小工藝要求。我通過前后仿真對比,還認(rèn)識到了合理布線對于優(yōu)化設(shè)計(jì)功能結(jié)構(gòu)的重要性，最后，感謝老師耐心指導(dǎo)！版圖提取原理圖3.1 設(shè)計(jì)要求現(xiàn)有一套0.5um cmos工藝標(biāo)準(zhǔn)單元的版圖庫，要求對指定的兩個版圖還原設(shè)計(jì)出它們的原理圖，設(shè)計(jì)符號圖,并分析說明其基本功能（組合電路要求寫出表達(dá)式并化簡,歸納其功能；時序電路要求分析電路結(jié)構(gòu)，寫出功能表,歸納其功能）。 （5） 電路1編號：a4.（6） 電路2編號:b4.3.2 a4版圖提取與分析(1) 初步觀察與分析a4版圖如圖3。

26、1所示.由7個pmos,7個nmos組成;共有5個io口，分別是a1、a2、a3、a4、yn，以及vdd和gnd。標(biāo)準(zhǔn)單元版圖僅采用了金屬1和多晶硅1作為連線。為方便觀察，可只看to、pg、w1、a1層，如圖3。2所示.圖3.1 a4電路全涂層版圖 (2) 原理圖提取與分析圖3。3 a4電路提取的原理圖 電路功能表達(dá)式及其化簡:因此該電路是一個nor門。生成符號圖如圖3。5所示。圖3。5 a4電路符號圖（3）電路網(wǎng)表與lvs檢查電路網(wǎng)表如圖3。6所示。該電路通過了lvs檢查，證明提取的原理圖正確。圖3.6 a4電路網(wǎng)表與lvs檢查4.1 電路工作原理本電路為時鐘發(fā)生器電路（clkgen）.電路

27、結(jié)構(gòu)如圖4。1所示，由1個與非門和偶數(shù)個反相器組成。電路的輸入信號tri首先經(jīng)過一個與非門，當(dāng)輸入信號為0時，與非門的輸出恒為1，輸出y0也因此恒為1，經(jīng)緩沖器后y輸出也恒為1；當(dāng)輸入信號tri為1時，與非門相當(dāng)于一個反相器，電路的環(huán)路部分等效于奇數(shù)個反相器首尾串聯(lián)，由于反相器的固有延遲,使環(huán)路中產(chǎn)生震蕩的周期信號，y0再經(jīng)緩沖器調(diào)整后輸出周期時鐘信號y。其功能表如表4。1所示.圖4.1 時鐘發(fā)生器電路結(jié)構(gòu)表4。1 時鐘發(fā)生器功能表triy011周期性脈沖 電路工作原理具體分析如下：（1）環(huán)形振蕩器:由1個與非門和偶數(shù)個反相器組成。輸入信號tri為0時，與非門的輸出恒為1,輸出y0也因此恒為1

28、，環(huán)形振蕩器處于關(guān)閉狀態(tài)；當(dāng)輸入信號tri為1時，與非門相當(dāng)于一個反相器，振蕩環(huán)路等效于奇數(shù)個反相器首尾串聯(lián)，一個值從y0開始繞環(huán)一周后回到y(tǒng)0時，得到其反相值，必須再環(huán)繞環(huán)傳輸1周才能回到原來的值。因此n級環(huán)形振蕩器產(chǎn)生的信號周期為t=2ntp.（2）緩沖器：經(jīng)緩沖器后y輸出值等于y0.由于負(fù)載50ff遠(yuǎn)大于基本反相器的等效電容，輸出緩沖器可增大電流驅(qū)動能力從而縮短電容充放電時間使輸出波形具有更加陡直的邊沿。4.2 電路問題描述要求負(fù)載為50ff時，本電路產(chǎn)生的時鐘周期為100。1ns，上升/下降時間均小于120ps。原電路不滿足要求(見表4.2，圖4.2）.請?jiān)诓桓淖冸娐饭ぷ髟淼幕A(chǔ)上，修改電路參數(shù)或結(jié)構(gòu)，使之滿足要求.表4。2 設(shè)計(jì)指標(biāo)要求性能參數(shù)英文定義指標(biāo)要求原電路結(jié)果時鐘周期period信號成一個周期變化所需要的時間100。1 ns1.49 ns占空比duty cycle周期信號高電平占整個周期的比例502 52。9%上升時間risetime信號從10上升到90%所要的時間= 0.55 um錯誤分析：多晶硅1伸出有源區(qū)最小延伸距離為0。55，版圖中為0。175修改方案：將多晶硅1伸出有源區(qū)最小延伸距離修改為0.55(6) 錯誤名：（nd3)a1.a 錯誤說明:metal1 width must be = 0.6