veriloghdl數(shù)字設(shè)計(jì)與綜合答案

1、veriloghdl 數(shù)字設(shè)計(jì)與綜合答案【篇一： verilog 習(xí)題選答】txt 答：fpga 中，由程序來轉(zhuǎn)換為可燒錄的二進(jìn)制碼。 ic 設(shè)計(jì)中，主要是由 design-compiler 來實(shí)現(xiàn)。 2能否說模塊相當(dāng)于電路圖中的功能模塊，端口相當(dāng)于功能模塊的 3assign 聲明語(yǔ)句 ,實(shí)例元件 ,always 塊,這三類描述中哪一種直接與電路結(jié)構(gòu)有關(guān) ?4由連續(xù)賦值語(yǔ)句（ assign ）賦值的變量能否是 reg 型的？答：賦值運(yùn)算分為連續(xù)賦值和過程賦值兩種。（1） 連續(xù)賦值 連續(xù)賦值語(yǔ)句只能對(duì)線網(wǎng)型變量進(jìn)行賦值，而不能對(duì)寄存器型變量進(jìn)行 賦值，基本的語(yǔ)法結(jié)構(gòu)為： assign #( 延時(shí)

2、量) 線網(wǎng)型變量名 = 賦值表達(dá)式; 一個(gè)線網(wǎng)型變量一旦被連續(xù)賦值語(yǔ)句賦值后，賦值語(yǔ)句右端賦值表達(dá)式的值將持續(xù)對(duì)賦值變量產(chǎn)生連續(xù)驅(qū)動(dòng)，只要右端表達(dá)式任一操作數(shù)的值發(fā)生變化，就會(huì)立即觸發(fā)對(duì)賦值變量的更新操作。 （2） 過程賦值 過程賦值主要用于兩種結(jié)構(gòu)化模塊（ initial 和always ）中的賦值語(yǔ)句。 在過程塊中只能使用過程賦值語(yǔ)句，不能在過程塊中出現(xiàn)連續(xù)賦值語(yǔ)句，同時(shí)過程賦值語(yǔ)句也只能用在過程賦值模塊中。基本的語(yǔ)法結(jié)構(gòu)為：被賦值變量賦值操作符賦值表達(dá)式，其中，賦值操作符是“=”或“=，”它分別代表了阻塞賦值和非阻塞賦值類型。過程賦值語(yǔ)句只能對(duì)寄存器類型的變量進(jìn)行賦值，經(jīng)過賦值后，上面這

3、些變量的值將保持不變，直到另一條賦值語(yǔ)句對(duì)變量重新賦值為止。 5如果都不帶時(shí)間延遲、阻塞和非阻塞賦值有何不同？說明它們的不同點(diǎn)？ 答：代碼 1：module test(a,b,c,d,y); / 兩個(gè)與邏輯， 1 個(gè)或邏輯 input a,b,c,d; output y;reg y,tmp1,tmp2; always (a or b or c or d)/ y 的值并不等于當(dāng)前的 tmp1 ，tmp2相或的值，而是等于上 begin 一次運(yùn)算時(shí) tmp1 ，tmp2 相或的值。 相當(dāng)于一個(gè)延遲，在第 2 tmp1 = ab; 次 always 模塊運(yùn)行完后得到 想要的 y 值tmp2 = cd

4、;y = tmp1|tmp2;endendmodule代碼 2： 基本與代碼 1 一樣，只是在 always 的敏感列表中加入了temp1 ，temp2module test(a,b,c,d,y); input a,b,c,d; output y;reg y,tmp1,tmp2;always (a or b or c or d or tmp1 or tmp2)/ 與代碼一不同， begintmp1 = ab; tmp2 = cd;y = tmp1|tmp2; end endmodule代碼 3：在代碼 2 中加進(jìn)參數(shù) j，來幫助判斷 always 模塊的運(yùn)行次數(shù)：module test(a,b

5、,c,d,y); input a,b,c,d; output y;reg y,tmp1,tmp2; reg 8:0j=0;always (a or b or c or d or tmp1 or tmp2) beginj = j + 1;#5 / 這里加了一個(gè)延時(shí)，方便分析 tmp1 = ab; 延遲消失了。tmp2 = cd;y = tmp1|tmp2;end endmodule 首先 j 從 0 增至 1，為阻塞賦值，然后延遲 5，開始下面的非阻塞賦值，然后 temp1 ，temp2 得到了新的值，但是 y 還是并沒有更新， 而是和代碼一中一樣保持。第一次 always 執(zhí)行完畢。由于 te

6、mp1的值得到了更新，隨即再次運(yùn)行 always 模塊， j 從 1 增加到 2，然后延遲 5，而此時(shí) a,b,c,d 的值沒有變，因此 temp1 ，temp2 沒有變化，但是 y 卻得到了第一次 temp1 ，temp2 變化后相或的值，發(fā)生跳變。 由上可以看出，本來只要 1 次就能完成的組合邏輯，由于采用了非阻塞賦值，仿真器不得不兩次進(jìn)入 always 模塊，因此可以遵循這樣的原則，寫組合邏輯的時(shí)候， always 中要用阻塞賦值，寫時(shí)序邏輯的時(shí)候， always 模塊中要用非阻塞賦值。（當(dāng)然不排除為了特殊的目的不遵循這個(gè)建議）6defparam 命令的使用，模塊實(shí)例化和模塊引用 在一個(gè)

7、模塊中改變另一個(gè)模塊的參數(shù)時(shí)，需要使用 defparam 命令，高層模塊可以改變低層模塊用 parameter 定義的值，改變低層模塊的參數(shù)值有以下方式： （1） defparam 層次路徑 = 改變后的值 （見書本 32 頁(yè)） （2） 實(shí)例化時(shí)傳遞參數(shù)模塊名 #（改變后參數(shù)的值） 實(shí)例名 （輸入輸出） 可以利用 defparam 命令定義參數(shù)，語(yǔ)法結(jié)構(gòu)為： 模塊名 例化模塊名 （輸入輸出）； defparam 例化模塊名 . 參數(shù)名 =value ； 模塊實(shí)例引用時(shí)參數(shù)的傳遞還可以利用特殊符號(hào) “#”，語(yǔ)法結(jié)構(gòu)為： 模塊名 # （改變后的參數(shù)值）例化模塊名 （輸入輸出端口）7同步清零 d 觸

8、發(fā)器和異步清零 d 觸發(fā)器module dff_tongbu (q ，d，clk ，clr) ；/同步清零受時(shí)鐘控制input d ，clk ，clr ；output q ；reg q ；always (negedge clock) if (clr) q=0 ； else q=d ； endmodulemodule dff_yibu(q ，d，clk ，clr) ；/異步清零不受時(shí)鐘控制input d ，clk ，clr ；output q ；reg q ； always (clr)if (clr) q=0 ；else q=d ；使用同步清零 d 觸發(fā)器輸出一個(gè)周期為 10 個(gè)時(shí)間單位的時(shí)鐘信

9、號(hào)：8. 敏感變量的描述完備性 verilog 中，用 always 模塊設(shè)計(jì)組合邏輯電路時(shí)，在賦值表達(dá)式右端參與賦值的所有信號(hào)都必須在 always 敏感列表中列出。如果在 賦值表達(dá)式右端引用了敏感列表中沒有列出的信號(hào)，在綜合時(shí)會(huì)為 沒有列出的信號(hào)隱含地產(chǎn)生一個(gè)透明鎖存器，這是因?yàn)樵撔盘?hào)的變 化不會(huì)立即引起所賦值的變化，而必須要等到敏感列表中的某個(gè)信號(hào)發(fā)生變化時(shí)，它的作用才表現(xiàn)出來，相當(dāng)于存在一個(gè)透明鎖存器，把該信號(hào)的變化暫存起來?！酒?fpga 習(xí)題集及參考答案】一、 填空題1. 一般把 eda 技術(shù)的發(fā)展分為（）個(gè)階段。2. fpga/cpld 有如下設(shè)計(jì)步驟：原理圖 /hdl 文本

10、輸入、適配、功能仿真、綜合、編程下載、硬件測(cè)試，正確的設(shè)計(jì)順序是（）。3. 在 eda 工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線的軟件稱為（）。4. 設(shè)計(jì)輸入完成之后，應(yīng)立即對(duì)文件進(jìn)行（）。5. 基于硬件描述語(yǔ)言的數(shù)字系統(tǒng)設(shè)計(jì)目前最常用的設(shè)計(jì)方法稱為（）設(shè)計(jì)法。6. 將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的過程稱為（）。 7. ip 核在 eda 技術(shù)和開發(fā)中具有十分重要的地位，以 hdl 方式提供的 ip 被稱為（）ip 。8. soc 系統(tǒng)又稱為（）系統(tǒng)。 sopc 系統(tǒng)又稱為（）系統(tǒng)。9. 將硬核和固核作為（） ip 核，而軟核作為（） ip 核。 10. ip 核在 eda 技術(shù)和開發(fā)中具有十分重

11、要的地位，以 hdl 方式提供的 ip 被稱為（）。11. hdl 綜合器就是邏輯綜合的過程，把可綜合的 vhdl/verilog hdl轉(zhuǎn)化成硬件電路時(shí)，包含了三個(gè)過程，分別是（）、（）、（）。12. eda 軟件工具大致可以由五個(gè)模塊構(gòu)成，分別是設(shè)計(jì)輸入編輯器、（）、（）、（）和（）。13. 按仿真電路描述級(jí)別的不同， hdl 仿真器分為（）仿真、（）仿真、（）仿真和門級(jí)仿真。14. 系統(tǒng)仿真分為（）、（）和（）。15. （）仿真是對(duì)設(shè)計(jì)輸入的規(guī)范檢測(cè)，這種仿真通過只能表示編譯通過，說明設(shè)計(jì)滿足一定的語(yǔ)法規(guī)范，但不能保證設(shè)計(jì)功能滿足期望。16. （）仿真是對(duì)綜合后的網(wǎng)表進(jìn)行的仿真，它驗(yàn)證設(shè)

12、計(jì)模塊的基本邏輯功能，但不帶有布局布線后產(chǎn)生的時(shí)序信息，是理想情況下的驗(yàn)證。17. （）仿真是布局布線后進(jìn)行的后仿真，仿真時(shí)考慮了布線延時(shí)，和芯片實(shí)際的工作情況更加接近。18. 目前 xilinx 公司生產(chǎn)的 fpga 主要采用了（）配置存儲(chǔ)器結(jié)構(gòu)。19. 描述測(cè)試信號(hào)的變化和測(cè)試工程的模塊叫做（）。20. 現(xiàn)代電子系統(tǒng)設(shè)計(jì)領(lǐng)域中的 eda 采用（）的設(shè)計(jì)方法。21. 有限狀態(tài)機(jī)可分為（）狀態(tài)機(jī)和（）狀態(tài)機(jī)兩類。22. verilog hdl 中的端口類型有三類： （）、（）、輸入 /輸出端口。23. verilog hdl 常用兩大數(shù)據(jù)類型： （）、（）。24. fpga / cpld 設(shè)計(jì)

13、流程為：原理圖 /hdl 文本輸入 （） 綜合 適配 （） 編程下載 硬件測(cè)試。25. （）是描述數(shù)據(jù)在寄存器之間流動(dòng)和處理的過程。26. 連續(xù)賦值常用于數(shù)據(jù)流行為建模，常以（）為關(guān)鍵詞。27. verilog hdl 有兩種過程賦值方式：（）和（）。28. timescale 1ns/100ps 中 1ns 代表（）， 100ps 代表（）。29. 未來的集成電路技術(shù)的發(fā)展趨勢(shì)，把整上系統(tǒng)集成在一個(gè)芯片上去，這種芯片被稱為（）。30. 從互連結(jié)構(gòu)上可將 pld 分為確定型和統(tǒng)計(jì)型兩類。確定型結(jié)構(gòu)的代表是（），統(tǒng)計(jì)型結(jié)構(gòu)代表是（） 。31. cpld 是由（）的結(jié)構(gòu)演變而來的。32. fpga

14、 的核心部分是（），由內(nèi)部邏輯塊矩陣和周圍 i/o 接口模塊組成。33. 把基于電可擦除存儲(chǔ)單元的 eeprom 或 flash 技術(shù)的 cpld 的在系統(tǒng)下載稱為（），這個(gè)過程就是把編程數(shù)據(jù)寫入 e2cmos 單元陣列的過程。34. 根據(jù)配置數(shù)據(jù)線數(shù)，器件配置可分為并行配置和串行配置兩類。串行配置以（）為單位將配置數(shù)據(jù)載人可編程器件：而并行配置一般以（）為單位向可編程器件載入配置數(shù)據(jù)。35. fpga 的配置模式有從動(dòng)串行模式、從動(dòng)并行模式、主動(dòng)串行模式、主動(dòng)并行模式、以及（）模式。36. 可編程邏輯器件的配置方式分為（）和（）兩類。37. veriloghdl 是在（）年正式推出的。38.

15、 在 verilog hdl 的 always 塊本身是（）語(yǔ)句。39. verilog hdl 中的 always 語(yǔ)句中的語(yǔ)句是（）語(yǔ)句。 40. verilog hdl 提供了標(biāo)準(zhǔn)的系統(tǒng)任務(wù)，用于常用的操作。如顯示、文件輸入 /輸出等，系統(tǒng)函數(shù)前都有一個(gè)標(biāo)志符 （）加以確認(rèn)。41. verilog hdl 很好地支持了 “自頂向下 ”的設(shè)計(jì)理念，即，復(fù)雜任務(wù)分解成的小模塊完成后，可以通過（）的方式，將系統(tǒng)組裝起來。42. verilog hdl 模塊分為兩種類型：一種是（）模塊，即，描述某種電路系統(tǒng)結(jié)構(gòu)，功能，以綜合或者提供仿真模型為設(shè)計(jì)目的；另一種是 （）模塊，即，為功能模塊的測(cè)試提供

16、信號(hào)源激勵(lì)、輸出數(shù)據(jù)監(jiān)測(cè)。43. verilog 語(yǔ)言中，標(biāo)識(shí)符可以是任意一組字母、數(shù)字、（）符號(hào)和下劃線符號(hào)的組合。44. state ，state ，這兩個(gè)標(biāo)識(shí)符是（）同。45. assign c=ab? a ： b 中，若 a=3,b=2, 則 c= （）;若 a=2,b=3, 則c=（）。46. 在 verilog hdl 的邏輯運(yùn)算中，設(shè) a=4b1010，則表達(dá)式 a 的結(jié)果為（） 47. 在 verilog hdl 的邏輯運(yùn)算中，設(shè) a=2 ，b=0 ，則 a b 結(jié)果為（）， a | b 結(jié)果為（）。48. 在 verilog hdl 的邏輯運(yùn)算中，設(shè) a = 4 b101，0

17、 a 1 結(jié)果是（）。二、 eda 名詞解釋1. asic ，2.cpld, 3.fpga,4.ic, 5.lut .6.pcb.7.rtl,8.fsm,9.gal,10.isp,11.jatg,12.pbd,13.bbd三、 選擇題1 任 verilog hdl 的端口聲明語(yǔ)句中，用（ ）關(guān)鍵字聲明端口為雙向端口a：inout b ：inout c ：buffer d ：buffer2 用 verilog hdl 的 assign 語(yǔ)句建模的方法一般稱為（ ）方法。a：連續(xù)賦值 b：并行賦值 c：串行賦值 d：函數(shù)賦值3 ip 核在 eda 技術(shù)和開發(fā)中具有十分重要的地位， ip 是指（ ）

18、。a：知識(shí)產(chǎn)權(quán) b：互聯(lián)網(wǎng)協(xié)議 c：網(wǎng)絡(luò)地址 d ：都不是4 在 verilog hdl 的 always 塊本身是（ ）語(yǔ)句a：順序 b：并行 c ：順序或并行 d：串行5 在 verilog hdl 的邏輯運(yùn)算中，設(shè)a=8b11010001,b=8b00011001, 則表達(dá)式 “ab”的結(jié)果為（）a：8b00010001 b ：8b11011001 c ：8b11001000d ：8b001101116 大規(guī)?？删幊唐骷饕?fpga 、cpld 兩類，下列對(duì) fpga 結(jié)構(gòu)與工作原理的描述中，正確的是（ ）。a：fpga 是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；b：fpga 是全稱為復(fù)雜可

19、編程邏輯器件；c：基于 sram 的 fpga 器件，在每次上電后必須進(jìn)行一次配置；d：在 altera 公司生產(chǎn)的器件中， max7000 系列屬 fpga 結(jié)構(gòu)。7 下列 eda 軟件中，哪一個(gè)不具有邏輯綜合功能：（ ）。a： ise b ： modelsim c ： quartus ii d ：synplify8 下列標(biāo)識(shí)符中，（ ）是不合法的標(biāo)識(shí)符。a： state0 b ： 9moon c ： not_ack_0 d ： signal9 關(guān)于 verilog hdl 中的數(shù)字，請(qǐng)找出以下數(shù)字中最大的一個(gè)：（ ）。a： 8b1111_1110 b： 3o276 c： 3d170d： 2

20、h3e10 大規(guī)?？删幊唐骷饕?fpga 、cpld 兩類，下列對(duì) cpld 結(jié)構(gòu)與工作原理的描述中，正確的是（ ）。a：cpld 是基于查找表結(jié)構(gòu)的可編程邏輯器件；b：cpld 即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱；c：早期的 cpld 是從 gal 的結(jié)構(gòu)擴(kuò)展而來；d：在 xilinx 公司生產(chǎn)的器件中， xc9500 系列屬 cpld 結(jié)構(gòu)；11 ip 核在 eda 技術(shù)和開發(fā)中具有十分重要的地位；提供用 vhdl等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的 ip 核為（ ）。a ：瘦 ip b ：固 ipc ：胖 ip d ：都不是12 不完整的 if 語(yǔ)句，其綜合結(jié)果

21、可實(shí)現(xiàn)（ ）。a： 時(shí)序邏輯電路 b： 組合邏輯電路 c： 雙向電路 d： 三態(tài)控制電路13 cpld 的可編程是主要基于什么結(jié)構(gòu)（ ）。a ：查找表（ lut ） c ： pal 可編程 b： rom 可編程 d： 與或陣列可編程 14 ip 核在 eda 技術(shù)和開發(fā)中具有十分重要的地位，以 hdl 方式提供的 ip 被稱為：（ ）a： 硬 ipb ： 固 ip c ： 軟 ipd ： 都不是；15 設(shè) a = 4 b101，0 b=4b0001， c= 4 b1xz0則下列式子的值為1 的是（ ）a：a bb ：a = c c ：13 - a bd ：13 (ab)16 設(shè) a=2 ，b=

22、0 ，則下列式子中等于 x 的是（）。a： a bb ： a | b c ： !a d ： x a17 fpga 可編程邏輯基于的可編程結(jié)構(gòu)基于（ ）。a： lut 結(jié)構(gòu) b： 乘積項(xiàng)結(jié)構(gòu) c ：pldd ：都不對(duì)18 cpld 可編程邏輯基于的可編程結(jié)構(gòu)基于 （ ）。a： lut 結(jié)構(gòu) b： 乘積項(xiàng)結(jié)構(gòu) c ： pld d ：都不對(duì)19 下列運(yùn)算符優(yōu)先級(jí)最高的是（ ）。a： ！ b： + c ：d：20 設(shè) a = 1 b，1b = 3 b10，1 c = 4 b1010則 x= a ，b，c 的值的等于（ ） a： 7b1101100 b：8b 10101011 c： 8b 1101010

23、1 d：8b1101101021 將設(shè)計(jì)的系統(tǒng)按照 eda 開發(fā)軟件要求的某種形式表示出來，并送入計(jì)算機(jī)的過程，稱為（ ）。a：設(shè)計(jì)的輸入 b：設(shè)計(jì)的輸出 c ：仿真 d：綜合22 一般把 eda 技術(shù)的發(fā)展分為（ ）個(gè)階段。a：2 b ： 3 c ：4 d ：523 設(shè)計(jì)輸入完成之后，應(yīng)立即對(duì)文件進(jìn)行（ ）。a：編譯 b：編輯 c ：功能仿真 d：時(shí)序仿真24 vhdl 是在（ ）年正式推出的。a：1983 b ：1985c ：1987d ：198925 verilog hdl 是在（ ）年正式推出的。a：1983 b ：1985c ：1987d ：198926 基于硬件描述語(yǔ)言的數(shù)字系統(tǒng)設(shè)

24、計(jì)目前最常用的設(shè)計(jì)方法稱為（）設(shè)計(jì)法。a：自底向上 b：自頂向下 c：積木式 d：頂層27 在 eda 工具中，能將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具軟件為（ ）。a：仿真器 b：綜合器 c：適配器 d：下載器28 在 eda 工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線的軟件稱為（ ）。a：仿真器 b：綜合器 c：適配器 d：下載器29 邏輯器件（ ）屬于非用戶定制電路。a：邏輯門 b： promc ：pla d ：gal30 可編程邏輯器件 pld 屬于（ ）電路。a：半用戶定制 b：全用戶定制 c ：自動(dòng)生成 d：非用戶定制31 不屬于 pld 基本結(jié)構(gòu)部分的是（ ）。a：與門陣列 b：輸入

25、緩存 c：與非門陣列 ：或門陣列32 任 verilog hdl 的標(biāo)識(shí)符使用字母的規(guī)則是（ ）。a：大小寫相同 b：大小寫不同 c ：只允許大寫 d：只允許小寫33 操作符是 verilog hdl 預(yù)定義的函數(shù)命名，操作符是由（ ）字符組成的。a：1b：2 c：3d：1334 在 verilog hdl 模塊中， task 語(yǔ)句類似高級(jí)語(yǔ)言中的（ ）。a：函數(shù) b：常數(shù) c：變量 d：子程序35 在 verilog hdl 模塊中，函數(shù)調(diào)用時(shí)返回一個(gè)用于（ ）的值。a： 表達(dá)式 b：輸出 c：輸入 d：程序包36 verilog hdl 中的 always 語(yǔ)句中的語(yǔ)句是（ ）語(yǔ)句。a：

26、串行 b ： 順序 c： 并行 d：順序或并行37 嵌套的 if 語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)（ ）。a：條件相與的邏輯 b：條件相或的邏輯 c：條件相異或的邏輯 d：三態(tài)控制電路38 嵌套的使用 if 語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)（ ）。a：帶優(yōu)先級(jí)且條件相與的邏輯電路 b：雙向控制電路c： 三態(tài)控制電路 d：條件相異或的邏輯電路39 下列哪個(gè) fpga/cpld 設(shè)計(jì)流程是正確的（ ）。a：原理圖 /hdl 文本輸入 -功能仿真 -綜合-適配-編程下載 -硬件測(cè)試b：原理圖 /hdl 文本輸入 -適配-綜合-功能仿真 -編程下載 -硬件測(cè)試 c：原理圖/hdl 文本輸入 -功能仿真 -綜合-編程下載

27、-適配-硬件測(cè)試d：原理圖 /hdl 文本輸入 -適配-功能仿真 -綜合-編程下載 -硬件測(cè)試四、 簡(jiǎn)答題1 簡(jiǎn)述 eda 技術(shù)的發(fā)展歷程？2 什么是 eda 技術(shù)？3 在 eda 技術(shù)中，什么是自頂向下的設(shè)計(jì)方法？4 自頂向下的設(shè)計(jì)方法有什么重要意義？5 簡(jiǎn)要說明目前現(xiàn)代數(shù)字系統(tǒng)的發(fā)展趨勢(shì)是什么？6 簡(jiǎn)述現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)流程。7 簡(jiǎn)述原理圖設(shè)計(jì)法設(shè)計(jì)流程。8 簡(jiǎn)述原理圖設(shè)計(jì)法設(shè)計(jì)方法的優(yōu)缺點(diǎn)。9 什么是綜合？綜合的步驟是什么？10 什么是基于平臺(tái)的設(shè)計(jì)？現(xiàn)有平臺(tái)分為哪幾個(gè)類型？11 目前，目前數(shù)字專用集成電路的設(shè)計(jì)主要采用三種方式？各有什么特點(diǎn)？12 什么是 soc 技術(shù)含義是什么？什么是

28、sopc?13 sopc 技術(shù)含義是什么？ sopc 技術(shù)和 soc 技術(shù)的區(qū)別是什么？14 sopc 技術(shù)是指什么？ sopc 的技術(shù)優(yōu)勢(shì)是什么？15 簡(jiǎn)要說明一下功能仿真和時(shí)序仿真的異同。設(shè)計(jì)過程中如果只做功能仿真，不做時(shí)序仿真，設(shè)計(jì)的正確性是否能得到保證？16 綜合完成的主要工作是什么？實(shí)現(xiàn)（ implement ）完成的主要工作是什么？17 主要的 hdl 語(yǔ)言是哪兩種？ verilog hdl 語(yǔ)言的特點(diǎn)是什么？18 簡(jiǎn)述阻塞賦值與非阻塞賦值的不同。19 簡(jiǎn)述過程賦值和連續(xù)賦值的區(qū)別。20 什么叫做 ip 核?ip 在設(shè)計(jì)中的作用是什么 ?21 什么是 ip 軟核，它的特點(diǎn)是什么？2

29、2 根據(jù)有效形式將 ip 分為哪幾類？根據(jù)功能方面的劃分分為哪兩類？23 比較基于查找表的 fpga 和 cpld 系統(tǒng)結(jié)構(gòu)和性能上有何不同 ?24 什么是數(shù)據(jù)流級(jí)建模？什么是行為級(jí)建模？25 timescale 指令的作用是什么。26 采用 hdl 完成設(shè)計(jì)后，必須應(yīng)用測(cè)試程序（ testbench ）對(duì)設(shè)計(jì)的正確性進(jìn)行驗(yàn)證。測(cè)27 什么是 fpga ，cpld ？他們分別是基于什么結(jié)構(gòu)的可編程邏輯結(jié)構(gòu)？28 cpld 是基于什么結(jié)構(gòu)的可編程邏輯器件？其基本結(jié)構(gòu)由哪幾部分組成。29 fpga 是于什么結(jié)構(gòu)的可編程邏輯器件？其基本結(jié)構(gòu)由哪幾部分組成。30 pld 器件按照編程方式不同，可以分為

30、哪幾類？31 解釋編程與配置這兩個(gè)概念。32 說明 fpga 配置有哪些模式，主動(dòng)配置和從動(dòng)配置的主要區(qū)別是什么？33 為什么在 fpga 構(gòu)成的數(shù)字系統(tǒng)中要配備一個(gè) prom 或e2prom ？五、 程序補(bǔ)充完整1 下面程序是一個(gè) 3-8 譯碼器的 veriloghdl 描述，試補(bǔ)充完整。 空（1） decoder_38(out,in)output7 ：0 out;input2 ：0 in;reg7 ：0 out 空（2）(in)begin(in)3d：0 out=8 b11111110;3d：1 out=8 b11111101；【篇三： fpga 題及答案】件： 軟件：）；掌握一種語(yǔ)言。2

31、、使用 quartus ii 進(jìn)行邏輯設(shè)計(jì)，常用的設(shè)計(jì)思想的輸入方式有：原理圖、等。3、高級(jí)語(yǔ)言 c 程序經(jīng)過軟件程序編譯器形成 cpu 指令/數(shù)據(jù)代碼流；verilog hdl 程序經(jīng)過綜合器形成電路網(wǎng)表文件4、cpld 是在 pal ，gal 等類型器件的基礎(chǔ)上發(fā)展起來的與或陣列型 pld 器件，大多數(shù) fpga 采用了查找表結(jié)構(gòu)，其物理結(jié)構(gòu)是靜態(tài)存儲(chǔ)器 sram. 。 5、jtag 邊界掃描技術(shù)用于對(duì)高密度、引腳密集的器件和系統(tǒng)進(jìn)行測(cè)試，如： cpu ，dsp ，arm ，pld 等。同時(shí)， jtag 接口也被賦予了更 多的功能：編程下載、在線邏輯分析。6、使用 verilog hdl

32、進(jìn)行邏輯設(shè)計(jì)，變量的值有 4 種狀態(tài)： 0、1、x、z； 7、定義邏輯功能的幾種基本方法：用 assign 持續(xù)賦值語(yǔ)句定義、用 always 過程塊定義、調(diào)用元件（元件例化）。 8、整數(shù)按如下方式書寫： +/-size basevalue 即 +/-位寬進(jìn)制數(shù)字size 為對(duì)應(yīng)二進(jìn)制數(shù)的寬度； base 為進(jìn)制； value 是基于進(jìn)制的數(shù)字序列。進(jìn)制有如下 4 種表示形式： 二進(jìn)制（ b 或 b）、十進(jìn)制（ d 或 d 或缺省）、十六進(jìn)制（ h 或 h）、八進(jìn)制（ o 或 o）9、定義 reg 型標(biāo)量型變量： /變量名 qout 10、定義 wire 型向量： /databus 的寬度是

33、8 位 11、在狀態(tài)機(jī)設(shè)計(jì)中使用一位熱碼定義 5 種狀態(tài)，并定義狀態(tài)變量： 12、在狀態(tài)機(jī)設(shè)計(jì)中使用順序碼定義 5 種狀態(tài)，并定義狀態(tài)變量：1、成為 ieee 標(biāo)準(zhǔn)的 hdl 有 2、quartus ii 是 （a ）公司的（ d）開發(fā)工具。 3、modelsim 是 mentor 公司的出色的仿真軟件，它屬于編譯型（ 仿真 ）器，速度快，功能強(qiáng)。 4、使用 altera 公司的 quartus ii 和 fpga 器件能夠進(jìn)行數(shù)字電路設(shè)計(jì)、dsp 設(shè)計(jì)、 sopc 設(shè)計(jì)5、使用 verilog hdl 進(jìn)行邏輯設(shè)計(jì)，端口類型有6、使用 verilog hdl 進(jìn)行邏輯設(shè)計(jì)，可綜合的變量類型有

34、7、a=5b11001; b=5b10101; 下面那個(gè)是正確的8、下面那些語(yǔ)句可以被綜合成電路 b 、alwaysc 、assignd 、definee 、formodule voter7(pass,vote); output pass;input6:0 vote;reg2:0 sum;integer i;reg pass;always (vote)beginsum=0;for(i=0;i=6;i=i+1) /for 語(yǔ)句 if(votei) sum=sum+1;if(sum2) pass=1;/ 超過 4 人贊成，則通過 else pass=0;end endmodule 8、4 選 1

35、數(shù)據(jù)選擇器module mux4_1(out,in0,in1,in2,in3,sel);output out;input in0,in1,in2,in3; input1:0 sel; reg out;always (in0 or in1 or in2 or in3 or sel) /敏感信號(hào)列表 case(sel)2b00: 2b01:out=in0; out=in1;2b10: out=in2; 2b11: out=in3; default: out=x; endcase endmodule 13、帶同步清 0/同步置 1（低電平有效）的 d 觸發(fā)器module dff_syn(q,qn,d

36、,clk,set,reset);input d,clk,set,reset; output reg q,qn;always (posedge clk)beginif(reset) begin q=1b0;qn=1b1;end/同步清 0，低電平有效else if(set) begin q=1b1;qn=1b0;end/同步置 1，低電平有效 else begin q=d; qn=d; endend endmodule 14、帶異步清 0/異步置 1（低電平有效）的 d 觸發(fā)器module dff_asyn(q,qn,d,clk,set,reset);input d,clk,set,reset;

37、 output reg q,qn;always (posedge clk or negedge set or negedge reset)beginif(reset) begin q=1b0;qn=1b1; end/異步清 0，低電平有效else if(set) begin q=1b1;qn=1b0; end /異步置 1，低電平有效 elsebegin q=d;qn=d; endend endmodule18、分頻器設(shè)計(jì)（偶數(shù)等占空比分頻； 1：15 占空比分頻）a、module div6(clk,rst,clk6);input rst,clk; output clk6; reg clk6;reg 1:0 cnt; always(posedge clk or posedge rst)beginif(rst=1 b1)cnt=2 b00; else if(cnt=2)begin cnt=2 b0