EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書(shū)2012版

1、EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書(shū)石河子大學(xué)信息科學(xué)與技術(shù)學(xué)院二O 一二年十月前言EDA（Electronic Design Automation：電子設(shè)計(jì)自動(dòng)化）技術(shù)是現(xiàn)代電子工程領(lǐng)域的一門(mén)新技術(shù).它提供了基于計(jì)算機(jī)和信息技術(shù)的電路系統(tǒng)設(shè)計(jì)方法。EDA技術(shù)的發(fā)展和推廣應(yīng)用極大地推動(dòng)了電子工業(yè)的發(fā)展.EDA教學(xué)和產(chǎn)業(yè)界的技術(shù)推廣是當(dāng)今世界的一個(gè)技術(shù)熱點(diǎn)，EDA技術(shù)是現(xiàn)代電子工業(yè)中不可缺少的一項(xiàng)技術(shù)。近年來(lái)，在高校學(xué)生中也經(jīng)常開(kāi)展大規(guī)模的EDA競(jìng)賽，掌握EDA技術(shù)是通信電子類(lèi)高校學(xué)生就業(yè)的一個(gè)基本條件。ALTERA公司是20世紀(jì)90年代以后發(fā)展很快的最大可編程邏輯器件供應(yīng)商之一。它開(kāi)發(fā)的MAX+PlusII是

2、業(yè)界公認(rèn)的最優(yōu)秀的CPLD開(kāi)發(fā)平臺(tái)之一，在實(shí)際中被廣泛地使用。 EDA關(guān)鍵技術(shù)之一就是要求用形式化方法來(lái)描述數(shù)字系統(tǒng)的硬件電路，即要用所謂硬件描述語(yǔ)言來(lái)描述硬件電路。所以硬件描述語(yǔ)言以及相關(guān)的仿真、綜合等技術(shù)的研究是當(dāng)今EDA領(lǐng)域的一個(gè)重要課題。而由美國(guó)國(guó)防部開(kāi)發(fā)的VHDL語(yǔ)言以它面向多層次、多領(lǐng)域的優(yōu)點(diǎn)，成為業(yè)界一致認(rèn)同的標(biāo)準(zhǔn)硬件電路語(yǔ)言，并在1987年12月由IEEE標(biāo)準(zhǔn)化。它的出現(xiàn)為EDA的普及和推廣奠定了堅(jiān)實(shí)的基礎(chǔ)。有關(guān)統(tǒng)計(jì)資料表明，VHDL語(yǔ)言業(yè)已被廣大設(shè)計(jì)者所接受，據(jù)稱(chēng)已有90的設(shè)計(jì)者正在使用或即將使用VHDL語(yǔ)言來(lái)設(shè)計(jì)數(shù)字系統(tǒng)。另外，眾多的CAD廠(chǎng)商紛紛使自己新開(kāi)發(fā)的電子設(shè)計(jì)軟件

3、與VHDL語(yǔ)言兼容。由此可見(jiàn)，使用VHDL語(yǔ)言設(shè)計(jì)數(shù)字系統(tǒng)是電子設(shè)計(jì)技術(shù)的必然趨勢(shì)。由于硬件電路語(yǔ)言自身的特點(diǎn)，要利用VHDL語(yǔ)言進(jìn)行設(shè)計(jì)，不僅需要熟練掌握語(yǔ)言本身，更要有深厚的電子電路基礎(chǔ)以及其他的背景知識(shí)，只有將VHDL語(yǔ)言結(jié)合到實(shí)際的領(lǐng)域中進(jìn)行設(shè)計(jì)才能發(fā)揮它的巨大優(yōu)勢(shì)。作者結(jié)合理論知識(shí)講授和實(shí)踐教學(xué)改革及自身經(jīng)驗(yàn)編寫(xiě)此書(shū)，其目的就是向具有一定電子電路基礎(chǔ)以及初步掌握VHDL的設(shè)計(jì)人員介紹VHDL語(yǔ)言的基本框架和編程技巧，以及如何將VHDL語(yǔ)言結(jié)合到相應(yīng)領(lǐng)域中進(jìn)行設(shè)計(jì)，力圖使讀者擺脫傳統(tǒng)的人工設(shè)計(jì)方法的框框，使學(xué)習(xí)VHD語(yǔ)言設(shè)計(jì)的讀者能從我們的切身經(jīng)驗(yàn)中受益，明白如何將VHDL應(yīng)用于實(shí)際中

4、，少走彎路，從而使數(shù)字系統(tǒng)設(shè)計(jì)水平以及設(shè)計(jì)理念上升到一個(gè)新的階段。由于EDA技術(shù)是一門(mén)實(shí)踐性很強(qiáng)的課程，如果說(shuō)學(xué)習(xí)、掌握電子設(shè)計(jì)設(shè)計(jì)自動(dòng)化技術(shù)有捷徑的話(huà)，那么應(yīng)該從仿制、理解、實(shí)踐、創(chuàng)新開(kāi)始。學(xué)習(xí)VHDL應(yīng)遵循邊學(xué)邊練的原則，其語(yǔ)法規(guī)則只有在實(shí)踐中才能完全領(lǐng)悟和掌握。本實(shí)驗(yàn)講義重點(diǎn)講授VHDL以及電路圖設(shè)計(jì)方法的使用技巧，注重掌握MAX+Plus II軟件的使用。本書(shū)的所以實(shí)例都是在MAX+Plus II軟件平臺(tái)上進(jìn)行編譯、通過(guò)仿真的。本書(shū)的編寫(xiě)是作者從事EDA教學(xué)工作的一個(gè)階段總結(jié)。在編寫(xiě)過(guò)程中參考了許多同行專(zhuān)家的著作，在此表示誠(chéng)摯的謝意！同時(shí)，真誠(chéng)的希望廣大讀者能對(duì)書(shū)中存在的問(wèn)題提出寶貴的

5、意見(jiàn)！目錄上機(jī)注意事項(xiàng)MAX+PLUS 基本操作指南實(shí)驗(yàn)一 熟悉EDA工具M(jìn)AX+PLUS實(shí)驗(yàn)二 用圖形法設(shè)計(jì)模為12的同步計(jì)數(shù)器實(shí)驗(yàn)三 六位環(huán)行計(jì)數(shù)器設(shè)計(jì)實(shí)驗(yàn)四 基于VHDL語(yǔ)言的觸發(fā)器與鎖存器描述與設(shè)計(jì)實(shí)驗(yàn)五 基于VHDL語(yǔ)言的三態(tài)電路及雙向端口描述與設(shè)計(jì)實(shí)驗(yàn)六 基于VHDL語(yǔ)言的分頻器設(shè)計(jì)與實(shí)現(xiàn)實(shí)驗(yàn)七 基于VHDL語(yǔ)言的8位二進(jìn)制加法器設(shè)計(jì)與實(shí)現(xiàn)實(shí)驗(yàn)八 時(shí)序邏輯移位寄存器及其應(yīng)用的設(shè)計(jì)與實(shí)現(xiàn)實(shí)驗(yàn)九 汽車(chē)尾燈控制器設(shè)計(jì)與實(shí)現(xiàn)實(shí)驗(yàn)十 彩燈控制器設(shè)計(jì)與實(shí)現(xiàn)實(shí)驗(yàn)十一 交通燈信號(hào)控制器的設(shè)計(jì)上機(jī)注意事項(xiàng)1 實(shí)驗(yàn)前應(yīng)做好的實(shí)驗(yàn)準(zhǔn)備包括：. 了解實(shí)驗(yàn)?zāi)康?、?shí)驗(yàn)內(nèi)容和要求. 預(yù)先設(shè)計(jì)實(shí)驗(yàn)電路或邏輯輸入源

6、文件. 認(rèn)真思考、驗(yàn)證設(shè)計(jì)并進(jìn)行波形仿真. 思考實(shí)驗(yàn)實(shí)現(xiàn)過(guò)程及每步應(yīng)得到的結(jié)果2 實(shí)驗(yàn)中細(xì)致認(rèn)真并做好實(shí)驗(yàn)記錄. 試驗(yàn)中要獨(dú)立思考，有問(wèn)題可以討論，但要獨(dú)立完成實(shí)驗(yàn)任務(wù). 記錄中間結(jié)果、及時(shí)做好源文件的拷貝. 實(shí)驗(yàn)結(jié)果要以仿真結(jié)果來(lái)說(shuō)明、驗(yàn)證3. 實(shí)驗(yàn)報(bào)告要求. 實(shí)驗(yàn)?zāi)康? 實(shí)驗(yàn)內(nèi)容. 實(shí)驗(yàn)設(shè)計(jì)（包括：系統(tǒng)原理、電路圖或輸入源文件）. 實(shí)驗(yàn)仿真結(jié)果 （波形圖應(yīng)體現(xiàn)作者的結(jié)論或論點(diǎn)）. 實(shí)驗(yàn)總結(jié)（包括對(duì)思考題的理解或驗(yàn)證、實(shí)驗(yàn)心得/體會(huì)）4 注意事項(xiàng)除了熟悉MAXPLUS之外，在上機(jī)實(shí)驗(yàn)時(shí)，應(yīng)做好實(shí)驗(yàn)準(zhǔn)備（實(shí)驗(yàn)內(nèi)容，電路、源文件，實(shí)驗(yàn)?zāi)康牡龋?，否則教師有權(quán)停止其上機(jī)實(shí)驗(yàn)。禁止在上機(jī)時(shí)打游戲；禁止

7、實(shí)驗(yàn)過(guò)程中相互拷貝源文件；禁止實(shí)驗(yàn)報(bào)告相互抄襲！MAX+PLUS基本操作指南1。指定設(shè)計(jì)項(xiàng)目名稱(chēng)MAX+PlusII編譯的工作對(duì)象是項(xiàng)目，所有在進(jìn)行一個(gè)邏輯設(shè)計(jì)的時(shí)候，要指定設(shè)計(jì)的項(xiàng)目名稱(chēng)，每個(gè)項(xiàng)目都應(yīng)該建立一個(gè)單獨(dú)的子目錄(只能是數(shù)字或者是英文字符不能是中文)，對(duì)于初學(xué)者而言，每個(gè)設(shè)計(jì)必須要有一個(gè)項(xiàng)目名，并且保證項(xiàng)目名和設(shè)計(jì)文件名一致。2。建立新文件（1） 在File菜單中選擇New，如圖1所示，將出現(xiàn)New的對(duì)話(huà)框，如圖2所示。 圖1 圖2（2） 在New 對(duì)話(huà)框選擇 Graphic Editor File 項(xiàng)，然后按下OK按鈕，將會(huì)出現(xiàn)一個(gè)無(wú)標(biāo)題的圖形編輯窗口。3。輸入圖形元件和宏功能符

8、號(hào)MAX+PlusII 為實(shí)現(xiàn)不同的邏輯功能提供了大量的圖形元件和宏功能符號(hào)（Primitive&Macrofunction）庫(kù)供設(shè)計(jì)人員在圖形編輯器文件中直接使用。它的分類(lèi)信息在Max2workmaxlib子目錄下。各個(gè)子目錄存放的符號(hào)說(shuō)明如下：Prim ： Altera的圖形元件（基本邏輯塊）Mf ： 74系列邏輯等效宏庫(kù)Mega_lpm：參數(shù)化模塊庫(kù)、宏功能高級(jí)模塊和IP功能模塊。Edif ： edif接口庫(kù)4. 在圖形設(shè)計(jì)文件中輸入圖形元件和宏功能符號(hào)的步驟：（1）在選擇工具按鈕有效時(shí)，在圖形編輯窗口的空白處單擊鼠標(biāo)左鍵以確定輸入位置（2）在Symbol菜單里面選擇Enter Symb

9、ol或單擊鼠標(biāo)右鍵并選擇Enter Symbol，或雙擊鼠標(biāo)左鍵，將出現(xiàn)一個(gè)Enter Symbol對(duì)話(huà)框，在Symbol Libraries框中雙擊選擇“.maxplus2max2libprim”。所有的Altera 圖形元件以列表的方式顯示出來(lái)，選擇你想輸入的圖形元件，然后雙擊OK按鈕。此時(shí)所選中的圖形元件就在圖形編輯窗口中。（3）74系列的符號(hào)輸入和圖形元件方法相似，只不過(guò)路徑是：“.maxplus2max2libmf”。重復(fù)以上幾步就可以連續(xù)選取圖形元件和宏功能符號(hào)了。5. 連線(xiàn)如果需要連接兩個(gè)端口，可以將鼠標(biāo)移到其中的一個(gè)端口，這時(shí)鼠標(biāo)自動(dòng)變成“+”形狀，然后可按以下步驟重復(fù)：（1）

10、一直按著鼠標(biāo)的左鍵并將鼠標(biāo)拖到第二個(gè)端口。（2）放開(kāi)左鍵，則一條連線(xiàn)就被畫(huà)好了。（3）如果需要?jiǎng)h除一條連線(xiàn)，單擊這根連線(xiàn)并按住Del鍵即可6. 為引腳和節(jié)點(diǎn)命名（1）放置輸入輸出的引腳和輸入圖形元件相似，只要在Enter Symbol對(duì)話(huà)框中鍵入Input（Output）單擊OK即可。（2）在引腳的PIN_NAME處雙擊鼠標(biāo)左鍵，輸入指定的名字，既可以為引腳命名。（3）點(diǎn)擊鼠標(biāo)左鍵選中的需要命名的線(xiàn)，輸入名字就可以為連線(xiàn)命名了。實(shí)驗(yàn)一 熟悉EDA工具M(jìn)AX+PLUS實(shí)驗(yàn)學(xué)時(shí)：2學(xué)時(shí)實(shí)驗(yàn)類(lèi)型：驗(yàn)證實(shí)驗(yàn)要求：必做一、實(shí)驗(yàn)?zāi)康模赫莆誐AX+PLUS的使用方法（1） 熟悉圖形輸入法（2） 理解編譯方法

11、（3） 了解時(shí)序仿真二、實(shí)驗(yàn)內(nèi)容：用圖像輸入法設(shè)計(jì)實(shí)現(xiàn)二選一數(shù)據(jù)選擇器、格雷碼編碼器、全加法器。三、實(shí)驗(yàn)要求：熟悉圖形邏輯輸入法；理解編譯方法；了解功能仿真的方法和時(shí)序仿真的方法。了解把邏輯變成一個(gè)邏輯符號(hào)（Symbol）的方法。把自己認(rèn)為較理想的實(shí)驗(yàn)結(jié)果寫(xiě)成實(shí)驗(yàn)報(bào)告。下面將以格雷碼編碼器的編譯和仿真過(guò)程為例說(shuō)明：編譯過(guò)程：在完成了設(shè)計(jì)文件的輸入之后，就可以對(duì)其進(jìn)行編譯。在MAX+PlusII的File菜單的Project里面選擇Set Project to Current File 將設(shè)計(jì)的文件設(shè)為當(dāng)前的項(xiàng)目，在MAX+PlusII的開(kāi)始菜單里面選擇Complier 打開(kāi)編譯器，選擇Star

12、 就開(kāi)始編譯了。編譯成功后將生成時(shí)序模擬文件和器件編程文件。編譯器由多個(gè)部分組成，各個(gè)部分的名稱(chēng)與功能如下：Compiler Netlist Extractor ：編譯器網(wǎng)表提取器，該過(guò)程完成后生產(chǎn)設(shè)計(jì)的網(wǎng)表文件，如果圖形連接中有錯(cuò)誤的話(huà)，該過(guò)程將指出此類(lèi)錯(cuò)誤。Database Builder ：數(shù)據(jù)庫(kù)建庫(kù)器。Logic Synthesizer ：邏輯綜合器，對(duì)設(shè)計(jì)進(jìn)行邏輯綜合，即選擇合適的邏輯化簡(jiǎn)算法，去除冗余邏輯。Fitter：適配器，它通過(guò)一定的算法進(jìn)行局部布線(xiàn)，將通過(guò)邏輯綜合的設(shè)計(jì)最恰當(dāng)?shù)挠靡粋€(gè)或多個(gè)器件來(lái)實(shí)現(xiàn)。Timing SNF Extractor ：時(shí)序仿真的模擬器網(wǎng)表文件生成器

13、，它可生成用于時(shí)序模擬的標(biāo)準(zhǔn)時(shí)延文件。Assembler：裝配器，生成用于器件下載/配置的文件時(shí)序仿真：編譯器通過(guò)了Timing SNF Extractor之后就可以進(jìn)行時(shí)序仿真了。步驟如下：建立波形輸入文件（也稱(chēng)仿真器通道文件SCF）（1）在File 菜單里面選擇 New 打開(kāi)新建文件類(lèi)型對(duì)話(huà)框。選擇 Waveform Editor File 項(xiàng)單擊OK。（2）在波形編輯器窗口的Name下單擊鼠標(biāo)右鍵，出現(xiàn)浮動(dòng)的菜單，選擇Enter Nodes from SNF.可以打開(kāi)“從SNF文件輸入觀(guān)測(cè)點(diǎn)”的對(duì)話(huà)框。（3）在Type區(qū)選擇Input和Output，在默認(rèn)的情況下是打開(kāi)的，單擊List按

14、鈕，可在A(yíng)vailable Nodes & Groups區(qū)看到設(shè)計(jì)文件中使用的輸入/輸出信號(hào)，單擊=按鈕可以將這些信號(hào)選擇到 Selected Nodes & Groups區(qū)。單擊OK按鈕，關(guān)閉對(duì)話(huà)框即可看到波形編輯窗口，將此波形文件保存為默認(rèn)名。在波形文件中添加輸入/輸出信號(hào)名后，就可以開(kāi)始對(duì)輸入信號(hào)建立波形了。繪圖工具條說(shuō)明：將B0的Multiplied By設(shè)為1將B1的Multiplied By設(shè)為2將B2的Multiplied By設(shè)為3將B3的Multiplied By設(shè)為4 為輸入端口信號(hào)賦值，單擊Start就可以進(jìn)行時(shí)序仿真了，下圖為格雷碼編譯器仿真結(jié)果二進(jìn)制碼和格雷碼之間的關(guān)

15、系：真值表：B0 B1 B2 B3G0 G1 G2 G3B0 B1 B2 B3G0 G1 G2 G30 0 0 00 0 0 01 0 0 01 1 0 00 0 0 10 0 0 11 0 0 11 1 0 10 0 1 00 0 1 11 0 1 01 1 1 10 0 1 10 0 1 01 0 1 11 1 1 00 1 0 00 1 1 01 1 0 01 0 1 00 1 0 10 1 1 11 1 0 11 0 1 10 1 1 00 1 0 11 1 1 01 0 0 10 1 1 10 1 0 01 1 1 11 0 0 0邏輯關(guān)系式：、 、注：為異或（xor）運(yùn)算符號(hào) 請(qǐng)自

16、行驗(yàn)證仿真結(jié)果。仿真完畢以后，再在MAX+PlusII的File菜單Create Default Symbol 就可以創(chuàng)建一個(gè)邏輯符號(hào)了。 四、隨堂練習(xí)：參考以上方法設(shè)計(jì)實(shí)現(xiàn)二選一數(shù)據(jù)選擇器、格雷碼編碼器、全加法器。掌握?qǐng)D像輸入法設(shè)計(jì)步驟。五、實(shí)驗(yàn)組織運(yùn)行要求本實(shí)驗(yàn)?zāi)康氖峭ㄟ^(guò)簡(jiǎn)單原理圖編輯輸入法熟悉實(shí)驗(yàn)開(kāi)發(fā)環(huán)境，為了提高學(xué)生獨(dú)立設(shè)計(jì)的能力，應(yīng)采用以學(xué)生自主訓(xùn)練為主的開(kāi)放模式組織教學(xué)，在指導(dǎo)老師的監(jiān)督和指導(dǎo)下，由學(xué)生自己分析實(shí)驗(yàn)要求，自已動(dòng)手編寫(xiě)實(shí)驗(yàn)程序，按實(shí)驗(yàn)要求完成任務(wù)，最后由指導(dǎo)老師檢查實(shí)驗(yàn)結(jié)果后方可離開(kāi)。六、實(shí)驗(yàn)報(bào)告要求實(shí)驗(yàn)結(jié)束后，學(xué)生應(yīng)根據(jù)做實(shí)驗(yàn)情況，認(rèn)真完成實(shí)驗(yàn)報(bào)告的書(shū)寫(xiě)。實(shí)驗(yàn)報(bào)告應(yīng)

17、包括實(shí)驗(yàn)?zāi)康?、?shí)驗(yàn)內(nèi)容、實(shí)驗(yàn)設(shè)計(jì)（原理、實(shí)驗(yàn)電路/程序清單、實(shí)驗(yàn)步驟）、實(shí)驗(yàn)結(jié)果及分析和實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題及解決方法等。實(shí)驗(yàn)二 用圖形法設(shè)計(jì)模為12的同步計(jì)數(shù)器實(shí)驗(yàn)學(xué)時(shí)：2學(xué)時(shí)實(shí)驗(yàn)類(lèi)型：設(shè)計(jì)實(shí)驗(yàn)要求：必做一、實(shí)驗(yàn)?zāi)康模赫莆誐AXPLUS的圖形輸入法和仿真過(guò)程（1） 掌握?qǐng)D形輸入法（2） 熟悉仿真方法（3） 理解時(shí)序仿真（4） 掌握用圖形編輯法實(shí)現(xiàn)組合邏輯電路設(shè)計(jì)思想。二、實(shí)驗(yàn)內(nèi)容：用圖形法設(shè)計(jì)模為12的同步計(jì)數(shù)器三、實(shí)驗(yàn)要求：掌握?qǐng)D形邏輯輸入法；熟悉仿真方法。 通過(guò)編譯之后進(jìn)行項(xiàng)目檢驗(yàn)：建立波形輸入文件（也稱(chēng)仿真器通道文件SCF）（1）在File 菜單里面選擇 New 打開(kāi)新建文件類(lèi)型對(duì)話(huà)框

18、。選擇 Waveform Editor File 項(xiàng)單擊OK。（2）在波形編輯器窗口的Name下單擊鼠標(biāo)右鍵，出現(xiàn)浮動(dòng)的菜單，選擇Enter Nodes from SNF.可以打開(kāi)“從SNF文件輸入觀(guān)測(cè)點(diǎn)”的對(duì)話(huà)框。（3）在Type區(qū)選擇Input和Output，在默認(rèn)的情況下是打開(kāi)的，單擊List按鈕，可在A(yíng)vailable Nodes & Groups區(qū)看到設(shè)計(jì)文件中使用的輸入/輸出信號(hào)，單擊=按鈕可以將這些信號(hào)選擇到 Selected Nodes & Groups區(qū)。單擊OK按鈕，關(guān)閉對(duì)話(huà)框即可看到波形編輯窗口，將此波形文件保存為默認(rèn)名。波形編輯器窗口Name的浮動(dòng)菜單列出輸入/輸出信號(hào)

19、波形文件中的輸入輸出信號(hào)網(wǎng)格大小設(shè)置對(duì)話(huà)框繪圖網(wǎng)格設(shè)置菜單條在此，默認(rèn)的情況下，模擬的時(shí)間長(zhǎng)短為1us。此時(shí)在“File”菜單中選擇“End Time”來(lái)設(shè)置結(jié)束時(shí)間。（1） 在模為12的計(jì)數(shù)器中，我們將信號(hào)“en”從頭到尾，即從0ns到1000ns賦值為1。選中信號(hào)“en”，單擊“Name”區(qū)中的“en”信號(hào)，可看見(jiàn)“en”信號(hào)變?yōu)楹谏?，表示被選中；單擊即可將“en”信號(hào)賦為1（2） 采用同樣的方式可將信號(hào)“clear”從0ns到1000ns賦值為“1”，為觀(guān)察其清零的作用，將在240ns到300ns之間將其賦值為“0”（因?yàn)樵撔盘?hào)低電平有效將鼠標(biāo)移到“clear”信號(hào)的240ns處按住鼠標(biāo)

20、左鍵并向右拖動(dòng)鼠標(biāo)300ns處，松開(kāi)鼠標(biāo)左鍵可以看到這段區(qū)域?yàn)楹谏贿x中，單擊工具條中的即可。（3） 為了將時(shí)鐘信號(hào)“clk”賦周期為40ns的時(shí)鐘信號(hào)。選中信號(hào)“clk”；設(shè)置信號(hào)周期。單擊工具條中的就可以打開(kāi)下面的對(duì)話(huà)框，單擊“OK”關(guān)閉就對(duì)話(huà)框即可生成所需的時(shí)鐘。時(shí)鐘周期設(shè)置對(duì)話(huà)框選擇“File”中的“Save”存盤(pán)。在此已完成波形輸入：建立好的輸入波形圖運(yùn)行仿真器，進(jìn)行時(shí)序仿真從“MAX+PlusII”菜單中選擇“Simulator”，打開(kāi)仿真器，單擊按鈕“Start”開(kāi)始仿真。仿真完畢之后，單擊“Open SCF”按鈕打開(kāi)剛才編輯的波形文件，就可以對(duì)仿真結(jié)果進(jìn)行檢查。仿真器為了觀(guān)測(cè)

21、方便，可將計(jì)數(shù)器輸出Q3、Q2、Q1、Q0作為一個(gè)組來(lái)觀(guān)測(cè)：（1） 將鼠標(biāo)移到“Name”區(qū)的Q3上，按住鼠標(biāo)的左鍵并按住向下拖動(dòng)鼠標(biāo)之Q0處，松開(kāi)左鍵，可選中信號(hào)Q3、Q2、Q1、Q0。（2） 在選中區(qū)（黑色）上單擊鼠標(biāo)右鍵，打開(kāi)一個(gè)浮動(dòng)菜單，選擇“Enter Group”。（3） 單擊“Ok”關(guān)閉此對(duì)話(huà)框，可以得到下面的波形圖文件?，F(xiàn)在觀(guān)測(cè)就容易了。四、隨堂練習(xí)：請(qǐng)分別完成模為10、模為60的計(jì)數(shù)器設(shè)計(jì)，通過(guò)自頂向下的設(shè)計(jì)思想實(shí)現(xiàn)數(shù)字時(shí)鐘設(shè)計(jì)。模為60的計(jì)數(shù)器設(shè)計(jì)原理圖五、實(shí)驗(yàn)組織運(yùn)行要求本實(shí)驗(yàn)利用原理圖編輯輸入法完成計(jì)數(shù)器、數(shù)字時(shí)鐘的設(shè)計(jì)，為了提高學(xué)生獨(dú)立設(shè)計(jì)的能力，應(yīng)采用以學(xué)生自主訓(xùn)練

22、為主的開(kāi)放模式組織教學(xué)，在指導(dǎo)老師的監(jiān)督和指導(dǎo)下，由學(xué)生自己分析實(shí)驗(yàn)要求，自已動(dòng)手編寫(xiě)實(shí)驗(yàn)程序，按實(shí)驗(yàn)要求完成任務(wù)，最后由指導(dǎo)老師檢查實(shí)驗(yàn)結(jié)果后方可離開(kāi)。六、實(shí)驗(yàn)報(bào)告要求實(shí)驗(yàn)結(jié)束后，學(xué)生應(yīng)根據(jù)做實(shí)驗(yàn)情況，認(rèn)真完成實(shí)驗(yàn)報(bào)告的書(shū)寫(xiě)。實(shí)驗(yàn)報(bào)告應(yīng)包括實(shí)驗(yàn)?zāi)康摹?shí)驗(yàn)內(nèi)容、實(shí)驗(yàn)設(shè)計(jì)（原理、實(shí)驗(yàn)電路/程序清單、實(shí)驗(yàn)步驟）、實(shí)驗(yàn)結(jié)果及分析和實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題及解決方法等。實(shí)驗(yàn)三 六位環(huán)行計(jì)數(shù)器設(shè)計(jì)實(shí)驗(yàn)學(xué)時(shí)：2學(xué)時(shí)實(shí)驗(yàn)類(lèi)型：設(shè)計(jì)實(shí)驗(yàn)要求：選做一、實(shí)驗(yàn)?zāi)康模?(1) 熟悉圖形輸入編輯實(shí)現(xiàn)時(shí)序邏輯電路設(shè)計(jì)的過(guò)程。(2) 掌握環(huán)行計(jì)數(shù)器的設(shè)計(jì)思路。二、實(shí)驗(yàn)內(nèi)容：通過(guò)分析六位環(huán)行計(jì)數(shù)器設(shè)計(jì)原理圖，試寫(xiě)出該計(jì)數(shù)器的時(shí)鐘

23、方程、驅(qū)動(dòng)方程和輸出方程，并畫(huà)出其狀態(tài)轉(zhuǎn)換圖。通過(guò)時(shí)序仿真結(jié)果驗(yàn)證分析的正確性和原理圖設(shè)計(jì)的合理性。三、實(shí)驗(yàn)要求掌握?qǐng)D形邏輯輸入法；掌握編譯方法；理解仿真實(shí)現(xiàn)過(guò)程并分析仿真結(jié)果；掌握環(huán)行計(jì)數(shù)器的設(shè)計(jì)方思路仿真結(jié)果：四、實(shí)驗(yàn)組織運(yùn)行要求本實(shí)驗(yàn)利用原理圖編輯輸入完成扭環(huán)型計(jì)數(shù)器的設(shè)計(jì)，為了提高學(xué)生獨(dú)立設(shè)計(jì)的能力，應(yīng)采用以學(xué)生自主訓(xùn)練為主的開(kāi)放模式組織教學(xué)，在指導(dǎo)老師的監(jiān)督和指導(dǎo)下，由學(xué)生自己分析實(shí)驗(yàn)要求，自已動(dòng)手編寫(xiě)實(shí)驗(yàn)程序，按實(shí)驗(yàn)要求完成任務(wù)，最后由指導(dǎo)老師檢查實(shí)驗(yàn)結(jié)果后方可離開(kāi)。五、實(shí)驗(yàn)報(bào)告要求實(shí)驗(yàn)結(jié)束后，學(xué)生應(yīng)根據(jù)做實(shí)驗(yàn)情況，認(rèn)真完成實(shí)驗(yàn)報(bào)告的書(shū)寫(xiě)。實(shí)驗(yàn)報(bào)告應(yīng)包括實(shí)驗(yàn)?zāi)康摹?shí)驗(yàn)內(nèi)容、實(shí)驗(yàn)設(shè)計(jì)

24、（原理、實(shí)驗(yàn)電路/程序清單、實(shí)驗(yàn)步驟）、實(shí)驗(yàn)結(jié)果及分析和實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題及解決方法等。實(shí)驗(yàn)四 基于VHDL語(yǔ)言的觸發(fā)器與鎖存器描述與設(shè)計(jì)實(shí)驗(yàn)學(xué)時(shí)：2學(xué)時(shí)實(shí)驗(yàn)類(lèi)型：設(shè)計(jì)實(shí)驗(yàn)要求：選做一、實(shí)驗(yàn)?zāi)康?、初步掌握VHDL語(yǔ)言的基本結(jié)構(gòu)及設(shè)計(jì)的輸入方法。2、掌握VHDL語(yǔ)言的時(shí)序邏輯電路的設(shè)計(jì)方法。3、掌握VHDL語(yǔ)言的基本描述語(yǔ)句的使用方法。二、實(shí)驗(yàn)原理參考EDA技術(shù)教程三、實(shí)驗(yàn)內(nèi)容1、運(yùn)用已學(xué)知識(shí)，設(shè)計(jì)邊沿型D觸發(fā)器，給出程序設(shè)計(jì)、軟件編譯、仿真分析及詳細(xì)實(shí)驗(yàn)過(guò)程。2、設(shè)計(jì)D鎖存器（電平型觸發(fā)時(shí)序元件），給出程序設(shè)計(jì)、軟件編譯、仿真分析及詳細(xì)實(shí)驗(yàn)過(guò)程。3、分析比較上述兩種觸發(fā)器的仿真和實(shí)測(cè)結(jié)果，

25、說(shuō)明這兩種電路的異同點(diǎn)。四、實(shí)驗(yàn)思考題 用實(shí)驗(yàn)內(nèi)容1中的時(shí)鐘邊沿檢測(cè)表述，如何獲得電平觸發(fā)型鎖存器？五、隨堂練習(xí) 設(shè)計(jì)實(shí)現(xiàn)邊沿型T觸發(fā)器。（必做）六、實(shí)驗(yàn)組織運(yùn)行要求本實(shí)驗(yàn)利用VHDL語(yǔ)言設(shè)計(jì)觸發(fā)器，為了提高學(xué)生獨(dú)立設(shè)計(jì)的能力，應(yīng)采用以學(xué)生自主訓(xùn)練為主的開(kāi)放模式組織教學(xué)，在指導(dǎo)老師的監(jiān)督和指導(dǎo)下，由學(xué)生自己分析實(shí)驗(yàn)要求，自已動(dòng)手編寫(xiě)實(shí)驗(yàn)程序，按實(shí)驗(yàn)要求完成任務(wù)，最后由指導(dǎo)老師檢查實(shí)驗(yàn)結(jié)果后方可離開(kāi)。七、實(shí)驗(yàn)報(bào)告要求實(shí)驗(yàn)結(jié)束后，學(xué)生應(yīng)根據(jù)做實(shí)驗(yàn)情況，認(rèn)真完成實(shí)驗(yàn)報(bào)告的書(shū)寫(xiě)。實(shí)驗(yàn)報(bào)告應(yīng)包括實(shí)驗(yàn)?zāi)康?、?shí)驗(yàn)內(nèi)容、實(shí)驗(yàn)設(shè)計(jì)（原理、實(shí)驗(yàn)電路/程序清單、實(shí)驗(yàn)步驟）、實(shí)驗(yàn)結(jié)果及分析和實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題及解決

26、方法等。實(shí)驗(yàn)五 基于VHDL語(yǔ)言的三態(tài)電路及雙向端口描述與設(shè)計(jì)實(shí)驗(yàn)學(xué)時(shí)：2學(xué)時(shí)實(shí)驗(yàn)類(lèi)型：設(shè)計(jì)實(shí)驗(yàn)要求：選做一、實(shí)驗(yàn)?zāi)康?、初步掌握VHDL語(yǔ)言的基本結(jié)構(gòu)及設(shè)計(jì)的輸入方法。2、掌握VHDL語(yǔ)言的雙向端口及三態(tài)電路的設(shè)計(jì)方法。3、掌握VHDL語(yǔ)言的基本描述語(yǔ)句的使用方法。二、實(shí)驗(yàn)原理參考EDA技術(shù)教程三、實(shí)驗(yàn)內(nèi)容1、運(yùn)用已學(xué)知識(shí)，設(shè)計(jì)實(shí)現(xiàn)三態(tài)門(mén)，給出程序設(shè)計(jì)、軟件編譯、仿真分析及詳細(xì)實(shí)驗(yàn)過(guò)程。2、完成雙向端口設(shè)計(jì)，給出程序設(shè)計(jì)、軟件編譯、仿真分析及詳細(xì)實(shí)驗(yàn)過(guò)程。3、實(shí)現(xiàn)簡(jiǎn)單三態(tài)總線(xiàn)電路設(shè)計(jì)，給出程序設(shè)計(jì)、軟件編譯、仿真分析及詳細(xì)實(shí)驗(yàn)過(guò)程。（請(qǐng)參考教材P138-142）四、實(shí)驗(yàn)思考題 在完成雙向端口

27、及三態(tài)電路的設(shè)計(jì)過(guò)程中，如果不考慮端口高阻態(tài)，對(duì)設(shè)計(jì)結(jié)果會(huì)產(chǎn)生什么影響？ 五、實(shí)驗(yàn)組織運(yùn)行要求本實(shí)驗(yàn)利用VHDL語(yǔ)言實(shí)現(xiàn)三態(tài)電路及雙向端口的設(shè)計(jì)，為了提高學(xué)生獨(dú)立設(shè)計(jì)的能力，應(yīng)采用以學(xué)生自主訓(xùn)練為主的開(kāi)放模式組織教學(xué)，在指導(dǎo)老師的監(jiān)督和指導(dǎo)下，由學(xué)生自己分析實(shí)驗(yàn)要求，自已動(dòng)手編寫(xiě)實(shí)驗(yàn)程序，按實(shí)驗(yàn)要求完成任務(wù)，最后由指導(dǎo)老師檢查實(shí)驗(yàn)結(jié)果后方可離開(kāi)。六、實(shí)驗(yàn)報(bào)告要求實(shí)驗(yàn)結(jié)束后，學(xué)生應(yīng)根據(jù)做實(shí)驗(yàn)情況，認(rèn)真完成實(shí)驗(yàn)報(bào)告的書(shū)寫(xiě)。實(shí)驗(yàn)報(bào)告應(yīng)包括實(shí)驗(yàn)?zāi)康?、?shí)驗(yàn)內(nèi)容、實(shí)驗(yàn)設(shè)計(jì)（原理、實(shí)驗(yàn)電路/程序清單、實(shí)驗(yàn)步驟）、實(shí)驗(yàn)結(jié)果及分析和實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題及解決方法等。實(shí)驗(yàn)六 基于VHDL語(yǔ)言的分頻器設(shè)計(jì)與實(shí)現(xiàn)實(shí)驗(yàn)

28、學(xué)時(shí)：2學(xué)時(shí)實(shí)驗(yàn)類(lèi)型：設(shè)計(jì)實(shí)驗(yàn)要求：選做一、實(shí)驗(yàn)?zāi)康?、進(jìn)一步掌握VHDL語(yǔ)言的基本結(jié)構(gòu)及設(shè)計(jì)的輸入方法。2、掌握VHDL基本邏輯電路的綜合設(shè)計(jì)應(yīng)用。二、實(shí)驗(yàn)原理在數(shù)字電路系統(tǒng)中，分頻電路應(yīng)用得十分廣泛。例如，工程人員常常使用分頻電路來(lái)得到數(shù)字通信中的幀頭信號(hào)、選通信號(hào)以及中斷信號(hào)等。因此，分頻電路在數(shù)字電路系統(tǒng)的設(shè)計(jì)中也應(yīng)該作為重要的基本電路來(lái)掌握，從而給今后的一些設(shè)計(jì)帶來(lái)方便。三、實(shí)驗(yàn)內(nèi)容1、設(shè)計(jì)并實(shí)現(xiàn)一個(gè)6分頻的分頻電路，要求其輸出信號(hào)的占空比為50。請(qǐng)分析分頻電路設(shè)計(jì)原理并編寫(xiě)VHDL語(yǔ)言程序，利用Max+PlusII開(kāi)發(fā)軟件對(duì)其進(jìn)行編譯和仿真。6分頻電路實(shí)現(xiàn)程序代碼如下：2、在實(shí)際數(shù)

29、字電路設(shè)計(jì)過(guò)程中，往往需要得到占空比不是1：1的分頻時(shí)鐘，方法是：首先描述一個(gè)計(jì)數(shù)器電路，然后根據(jù)計(jì)數(shù)器電路的并行輸出信號(hào)來(lái)決定輸出時(shí)鐘的高低電平。請(qǐng)?jiān)O(shè)計(jì)、編寫(xiě)VHDL語(yǔ)言程序?qū)崿F(xiàn)分頻后時(shí)鐘信號(hào)的占空比為1：15的16分頻電路，并利用Max+PlusII開(kāi)發(fā)軟件對(duì)其進(jìn)行編譯和仿真。四、實(shí)驗(yàn)思考題如何采用兩個(gè)6分頻電路的級(jí)連來(lái)實(shí)現(xiàn)36分頻電路？五、實(shí)驗(yàn)組織運(yùn)行要求本實(shí)驗(yàn)利用VHDL語(yǔ)言設(shè)計(jì)分頻電路，為了提高學(xué)生獨(dú)立設(shè)計(jì)的能力，應(yīng)采用以學(xué)生自主訓(xùn)練為主的開(kāi)放模式組織教學(xué)，在指導(dǎo)老師的監(jiān)督和指導(dǎo)下，由學(xué)生自己分析實(shí)驗(yàn)要求，自已動(dòng)手編寫(xiě)實(shí)驗(yàn)程序，按實(shí)驗(yàn)要求完成任務(wù)，最后由指導(dǎo)老師檢查實(shí)驗(yàn)結(jié)果后方可離開(kāi)

30、。六、實(shí)驗(yàn)報(bào)告要求實(shí)驗(yàn)結(jié)束后，學(xué)生應(yīng)根據(jù)做實(shí)驗(yàn)情況，認(rèn)真完成實(shí)驗(yàn)報(bào)告的書(shū)寫(xiě)。實(shí)驗(yàn)報(bào)告應(yīng)包括實(shí)驗(yàn)?zāi)康摹?shí)驗(yàn)內(nèi)容、實(shí)驗(yàn)設(shè)計(jì)（原理、實(shí)驗(yàn)電路/程序清單、實(shí)驗(yàn)步驟）、實(shí)驗(yàn)結(jié)果及分析和實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題及解決方法等。實(shí)驗(yàn)七 基于VHDL語(yǔ)言的8位二進(jìn)制加法器設(shè)計(jì)與實(shí)現(xiàn)實(shí)驗(yàn)學(xué)時(shí)：2學(xué)時(shí)實(shí)驗(yàn)類(lèi)型：設(shè)計(jì)實(shí)驗(yàn)要求：選做一、實(shí)驗(yàn)?zāi)康?、進(jìn)一步掌握VHDL語(yǔ)言的基本結(jié)構(gòu)及設(shè)計(jì)的輸入方法。2、掌握VHDL語(yǔ)言的組合邏輯電路的設(shè)計(jì)方法。3、掌握全加器原理，并能進(jìn)行多位加法器的設(shè)計(jì)。4、掌握VHDL語(yǔ)言的基本描述語(yǔ)句特別是元件例化語(yǔ)句的使用方法。二、實(shí)驗(yàn)原理參考EDA技術(shù)教程三、實(shí)驗(yàn)內(nèi)容1、編寫(xiě)VHDL語(yǔ)言程序?qū)崿F(xiàn)1位

31、全加器設(shè)計(jì)，給出程序設(shè)計(jì)、軟件編譯、仿真分析及詳細(xì)實(shí)驗(yàn)過(guò)程。2、設(shè)計(jì)并實(shí)現(xiàn)由8個(gè)1位二進(jìn)制加法器級(jí)聯(lián)而成的8位二進(jìn)制加法器。8位加法器的頂層文件設(shè)計(jì)要求采用元件例化語(yǔ)句進(jìn)行實(shí)現(xiàn)，并利用Max+PlusII開(kāi)發(fā)軟件對(duì)其進(jìn)行編譯和仿真。 3、加法器是數(shù)字系統(tǒng)中的基本邏輯器件，減法器和硬件乘法器都可由加法器來(lái)構(gòu)成。多位加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位方式。并行進(jìn)位加法器設(shè)有進(jìn)位產(chǎn)生邏輯，運(yùn)算速度較快；串行進(jìn)位方式是將全加器級(jí)聯(lián)構(gòu)成多位加法器。并行進(jìn)位加法器通常比串行級(jí)聯(lián)加法器占用更多的資源。隨著位數(shù)的增加，相同位數(shù)的并行加法器與串行加法器的資源占用差距也越來(lái)越大。因此，在工程中使用加法器時(shí)

32、，要在速度和容量之間尋找平衡點(diǎn)。實(shí)踐證明，多位加法器由4位二進(jìn)制并行加法器級(jí)聯(lián)構(gòu)成是較好的折中選擇。請(qǐng)?jiān)O(shè)計(jì)實(shí)現(xiàn)由兩個(gè)4位二進(jìn)制并行加法器級(jí)聯(lián)而構(gòu)成的8位加法器。四、實(shí)驗(yàn)思考題1、如何利用元件例化語(yǔ)句實(shí)現(xiàn)層次化設(shè)計(jì)？2、利用元件例化語(yǔ)句是否會(huì)增加新的設(shè)計(jì)層次？五、實(shí)驗(yàn)組織運(yùn)行要求本實(shí)驗(yàn)利用VHDL語(yǔ)言設(shè)計(jì)多位加法器，為了提高學(xué)生獨(dú)立設(shè)計(jì)的能力，應(yīng)采用以學(xué)生自主訓(xùn)練為主的開(kāi)放模式組織教學(xué)，在指導(dǎo)老師的監(jiān)督和指導(dǎo)下，由學(xué)生自己分析實(shí)驗(yàn)要求，自已動(dòng)手編寫(xiě)實(shí)驗(yàn)程序，按實(shí)驗(yàn)要求完成任務(wù)，最后由指導(dǎo)老師檢查實(shí)驗(yàn)結(jié)果后方可離開(kāi)。六、實(shí)驗(yàn)報(bào)告要求實(shí)驗(yàn)結(jié)束后，學(xué)生應(yīng)根據(jù)做實(shí)驗(yàn)情況，認(rèn)真完成實(shí)驗(yàn)報(bào)告的書(shū)寫(xiě)。實(shí)驗(yàn)報(bào)告

33、應(yīng)包括實(shí)驗(yàn)?zāi)康摹?shí)驗(yàn)內(nèi)容、實(shí)驗(yàn)設(shè)計(jì)（原理、實(shí)驗(yàn)電路/程序清單、實(shí)驗(yàn)步驟）、實(shí)驗(yàn)結(jié)果及分析和實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題及解決方法等。實(shí)驗(yàn)八 時(shí)序邏輯移位寄存器及其應(yīng)用的設(shè)計(jì)與實(shí)現(xiàn)實(shí)驗(yàn)學(xué)時(shí)：2/4學(xué)時(shí)實(shí)驗(yàn)類(lèi)型：設(shè)計(jì)實(shí)驗(yàn)要求：必做一、實(shí)驗(yàn)?zāi)康?、進(jìn)一步掌握VHDL語(yǔ)言的基本結(jié)構(gòu)及設(shè)計(jì)的輸入方法。2、掌握VHDL語(yǔ)言的時(shí)序邏輯電路的設(shè)計(jì)方法。3、掌握VHDL語(yǔ)言的基本描述語(yǔ)句特別是元件例化語(yǔ)句的使用方法。二、實(shí)驗(yàn)原理參考EDA技術(shù)教程三、實(shí)驗(yàn)內(nèi)容1、設(shè)計(jì)并實(shí)現(xiàn)一個(gè)帶有同步并行預(yù)置功能的8位右移移位寄存器。要求根據(jù)移位寄存器的設(shè)計(jì)原理編寫(xiě)此移位寄存器的VHDL語(yǔ)言程序，并利用Max+PlusII開(kāi)發(fā)軟件對(duì)其進(jìn)

34、行編譯和仿真，2、以移位寄存器為底層文件，設(shè)計(jì)由移位相加原理實(shí)現(xiàn)的8位乘法器。此外，底層文件還應(yīng)包括選通與門(mén)模塊、8位加法器模塊、16位鎖存器模塊等。其頂層文件設(shè)計(jì)要求采用元件例化語(yǔ)句進(jìn)行實(shí)現(xiàn)，并利用Max+PlusII開(kāi)發(fā)軟件對(duì)其進(jìn)行編譯和仿真。 （實(shí)驗(yàn)原理及具體設(shè)計(jì)請(qǐng)參考EDA教程P310）四、實(shí)驗(yàn)組織運(yùn)行要求本實(shí)驗(yàn)利用VHDL語(yǔ)言設(shè)計(jì)8位乘法器，為了提高學(xué)生獨(dú)立設(shè)計(jì)的能力，應(yīng)采用以學(xué)生自主訓(xùn)練為主的開(kāi)放模式組織教學(xué)，在指導(dǎo)老師的監(jiān)督和指導(dǎo)下，由學(xué)生自己分析實(shí)驗(yàn)要求，自已動(dòng)手編寫(xiě)實(shí)驗(yàn)程序，按實(shí)驗(yàn)要求完成任務(wù)，最后由指導(dǎo)老師檢查實(shí)驗(yàn)結(jié)果后方可離開(kāi)。五、實(shí)驗(yàn)報(bào)告要求實(shí)驗(yàn)結(jié)束后，學(xué)生應(yīng)根據(jù)做實(shí)驗(yàn)

35、情況，認(rèn)真完成實(shí)驗(yàn)報(bào)告的書(shū)寫(xiě)。實(shí)驗(yàn)報(bào)告應(yīng)包括實(shí)驗(yàn)?zāi)康摹?shí)驗(yàn)內(nèi)容、實(shí)驗(yàn)設(shè)計(jì)（原理、實(shí)驗(yàn)電路/程序清單、實(shí)驗(yàn)步驟）、實(shí)驗(yàn)結(jié)果及分析和實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題及解決方法等。實(shí)驗(yàn)九 汽車(chē)尾燈控制器設(shè)計(jì)與實(shí)現(xiàn)實(shí)驗(yàn)學(xué)時(shí)：2學(xué)時(shí)實(shí)驗(yàn)類(lèi)型：設(shè)計(jì)實(shí)驗(yàn)要求：必做一、實(shí)驗(yàn)?zāi)康?、進(jìn)一步掌握VHDL語(yǔ)言的基本結(jié)構(gòu)及設(shè)計(jì)的輸入方法。2、掌握自頂向下設(shè)計(jì)方法。3、掌握層次化設(shè)計(jì)混合編程方法。二、實(shí)驗(yàn)原理略三、實(shí)驗(yàn)內(nèi)容1、假設(shè)汽車(chē)尾部左右兩側(cè)各有3盞指示燈，其控制功能應(yīng)包括：（1）汽車(chē)正常行駛時(shí)指示燈都不亮。（2）汽車(chē)右轉(zhuǎn)彎時(shí)，右側(cè)的一盞指示燈亮。（3）汽車(chē)左轉(zhuǎn)彎時(shí)，左側(cè)的一盞指示燈亮。（4）汽車(chē)剎車(chē)時(shí)，左右兩側(cè)的一盞指示燈同

36、時(shí)亮。（5）汽車(chē)在夜間行駛時(shí)，左右兩側(cè)的一盞指示燈同時(shí)一直亮，供照明使用。2、根據(jù)系統(tǒng)設(shè)計(jì)要求，系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，頂層設(shè)計(jì)采用原理圖設(shè)計(jì)方式，它由時(shí)鐘分頻模塊、汽車(chē)尾燈主控模塊、左邊燈控制模塊和右邊燈控制模塊四部分組成。系統(tǒng)設(shè)計(jì)原理圖如下圖所示。系統(tǒng)的輸入信號(hào)包括：系統(tǒng)時(shí)鐘信號(hào)CLK，汽車(chē)左轉(zhuǎn)彎控制信號(hào)LEFT，汽車(chē)右轉(zhuǎn)彎控制信號(hào)RIGHT，剎車(chē)信號(hào)BRAKE，夜間行駛信號(hào)NIGHT。系統(tǒng)的輸出信號(hào)包括：汽車(chē)左側(cè)3盞指示燈LD1、LD2、LD3和汽車(chē)右側(cè)3盞指示燈RD1、RD2、RD3。系統(tǒng)工作原理為：當(dāng)汽車(chē)正常行駛時(shí)所有指示燈都不亮；當(dāng)汽車(chē)向右轉(zhuǎn)彎時(shí)，汽車(chē)右側(cè)的指示燈RD1亮；

37、當(dāng)汽車(chē)向左轉(zhuǎn)彎時(shí)，汽車(chē)左側(cè)的指示燈LD1亮；當(dāng)汽車(chē)剎車(chē)時(shí)，汽車(chē)右側(cè)的指示燈RD2和汽車(chē)左側(cè)的指示燈LD2同時(shí)亮；當(dāng)汽車(chē)在夜間行駛時(shí)，汽車(chē)右側(cè)的指示燈RD3和汽車(chē)左側(cè)的指示燈LD3同時(shí)一直亮。請(qǐng)分析汽車(chē)尾燈控制器實(shí)現(xiàn)過(guò)程，編寫(xiě)程序代碼，結(jié)合已設(shè)計(jì)底層文件實(shí)現(xiàn)頂層元器件（采用混合編程）設(shè)計(jì)，使之組成完整系統(tǒng)。四、實(shí)驗(yàn)組織運(yùn)行要求本實(shí)驗(yàn)利用VHDL語(yǔ)言結(jié)合層次化設(shè)計(jì)混合編程思想設(shè)計(jì)實(shí)現(xiàn)汽車(chē)尾燈控制器，為了提高學(xué)生獨(dú)立設(shè)計(jì)的能力，應(yīng)采用以學(xué)生自主訓(xùn)練為主的開(kāi)放模式組織教學(xué)，在指導(dǎo)老師的監(jiān)督和指導(dǎo)下，由學(xué)生自己分析實(shí)驗(yàn)要求，自已動(dòng)手編寫(xiě)實(shí)驗(yàn)程序，按實(shí)驗(yàn)要求完成任務(wù)，最后由指導(dǎo)老師檢查實(shí)驗(yàn)結(jié)果后方可離開(kāi)。

38、五、實(shí)驗(yàn)報(bào)告要求實(shí)驗(yàn)結(jié)束后，學(xué)生應(yīng)根據(jù)做實(shí)驗(yàn)情況，認(rèn)真完成實(shí)驗(yàn)報(bào)告的書(shū)寫(xiě)。實(shí)驗(yàn)報(bào)告應(yīng)包括實(shí)驗(yàn)?zāi)康?、?shí)驗(yàn)內(nèi)容、實(shí)驗(yàn)設(shè)計(jì)（原理、實(shí)驗(yàn)電路/程序清單、實(shí)驗(yàn)步驟）、實(shí)驗(yàn)結(jié)果及分析和實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題及解決方法等。實(shí)驗(yàn)十 彩燈控制器設(shè)計(jì)與實(shí)現(xiàn)實(shí)驗(yàn)學(xué)時(shí)：2學(xué)時(shí)實(shí)驗(yàn)類(lèi)型：設(shè)計(jì)實(shí)驗(yàn)要求：必做一、實(shí)驗(yàn)?zāi)康?、進(jìn)一步掌握VHDL語(yǔ)言的基本結(jié)構(gòu)及設(shè)計(jì)的輸入方法。2、掌握VHDL語(yǔ)言中狀態(tài)機(jī)的設(shè)計(jì)與實(shí)現(xiàn)。3、掌握層次化設(shè)計(jì)混合編程方法和元件例化語(yǔ)句的使用方法。二、實(shí)驗(yàn)原理略三、實(shí)驗(yàn)內(nèi)容1、設(shè)計(jì)并實(shí)現(xiàn)一彩燈控制器，要有多種花型變化（至少設(shè)計(jì)4種）；多種花型可以自動(dòng)變換，循環(huán)往復(fù)；彩燈變換的快慢節(jié)拍可以選擇；彩燈控制器

39、具有清零開(kāi)關(guān)。2、根據(jù)系統(tǒng)設(shè)計(jì)要求，現(xiàn)設(shè)計(jì)一個(gè)具有6種花型循環(huán)變化的彩燈控制器。系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，系統(tǒng)的整體組裝設(shè)計(jì)原理圖如圖所示，它由時(shí)序控制模塊和顯示控制模塊兩部分組成。整個(gè)系統(tǒng)有3個(gè)輸入信號(hào)：系統(tǒng)時(shí)鐘信號(hào)CLK，系統(tǒng)清零信號(hào)CLR和控制彩燈節(jié)奏快慢的選擇開(kāi)關(guān)SPEED。9個(gè)輸出信號(hào)LED8.0，分別用于模擬彩燈。系統(tǒng)整體設(shè)計(jì)原理圖如下圖所示，請(qǐng)編寫(xiě)SX、XS程序代碼，分析彩燈控制器實(shí)現(xiàn)過(guò)程，結(jié)合現(xiàn)已設(shè)計(jì)底層文件實(shí)現(xiàn)頂層元器件（采用混合編程或VHDL文本編輯輸入法）系統(tǒng)的設(shè)計(jì)，使之組成一個(gè)完整系統(tǒng)。系統(tǒng)整體組裝設(shè)計(jì)原理圖四、實(shí)驗(yàn)組織運(yùn)行要求本實(shí)驗(yàn)利用VHDL語(yǔ)言設(shè)計(jì)彩燈控制器

40、，為了提高學(xué)生獨(dú)立設(shè)計(jì)能力，應(yīng)采用以學(xué)生自主訓(xùn)練為主的開(kāi)放模式組織教學(xué)，在指導(dǎo)老師的監(jiān)督和指導(dǎo)下，由學(xué)生自己分析實(shí)驗(yàn)要求，認(rèn)真分析實(shí)驗(yàn)程序，按實(shí)驗(yàn)要求完成任務(wù)，最后由指導(dǎo)老師檢查實(shí)驗(yàn)結(jié)果后方可離開(kāi)。五、實(shí)驗(yàn)報(bào)告要求實(shí)驗(yàn)結(jié)束后，學(xué)生應(yīng)根據(jù)做實(shí)驗(yàn)情況，認(rèn)真完成實(shí)驗(yàn)報(bào)告的書(shū)寫(xiě)。實(shí)驗(yàn)報(bào)告應(yīng)包括實(shí)驗(yàn)?zāi)康?、?shí)驗(yàn)內(nèi)容、實(shí)驗(yàn)設(shè)計(jì)（原理、實(shí)驗(yàn)電路/程序清單、實(shí)驗(yàn)步驟）、實(shí)驗(yàn)結(jié)果及分析和實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題及解決方法等。實(shí)驗(yàn)十一 交通燈信號(hào)控制器的設(shè)計(jì)實(shí)驗(yàn)學(xué)時(shí)：4學(xué)時(shí)實(shí)驗(yàn)類(lèi)型：設(shè)計(jì)實(shí)驗(yàn)要求：選做一、實(shí)驗(yàn)?zāi)康?、掌握VHDL語(yǔ)言的基本結(jié)構(gòu)。2、掌握VHDL層次化的設(shè)計(jì)方法。3、掌握VHDL基本邏輯電路和狀態(tài)機(jī)電路的綜合設(shè)計(jì)應(yīng)用。二、實(shí)驗(yàn)原理交通燈信號(hào)控制器主要用于主干道與支干道公路的交叉路口，要求是優(yōu)先保證主干道的暢通。因此，平時(shí)處于“主干道綠燈，支道紅燈”狀態(tài)，只有在支道有車(chē)輛要穿行主干道時(shí)，才將交通燈切向“主干道紅燈，支道綠燈”，一旦支道無(wú)車(chē)輛通過(guò)路口，交通燈又回到“主干道綠燈，支道紅燈”的狀態(tài)。下圖是交通燈信號(hào)控制器的內(nèi)部電路邏輯圖，整個(gè)系統(tǒng)由5個(gè)單元電路組成。其中，交通燈控制器JTDK