《現(xiàn)代SOC設(shè)計(jì)技術(shù)》學(xué)習(xí)小結(jié)

1、現(xiàn)代SOC設(shè)計(jì)技術(shù)學(xué)習(xí)小結(jié)目錄、SOC得概念二、前端設(shè)計(jì)與后端實(shí)現(xiàn)三、可測(cè)性設(shè)計(jì)四、軟硬件協(xié)同技術(shù)五、驗(yàn)證技術(shù)六、低功耗技術(shù)七、IP 復(fù)用技術(shù)、SOC概念SOC ( S yst e m on Ch ip )中文翻譯為片上系統(tǒng)、系統(tǒng)級(jí)芯片 等，由超大規(guī)模集成電路發(fā)展而來。從狹義上理解,SOC即把系統(tǒng)關(guān)鍵 部件集成得到一張芯片上；而從廣義上理解,SOC本身就就是一個(gè)小型 系統(tǒng)。S OC得發(fā)展由市場(chǎng)與技術(shù)共同推動(dòng)。20世紀(jì)9 0年代,計(jì)算機(jī)、 通信、電子產(chǎn)品以及軍事等領(lǐng)域需要大量高集成度得集成電路 , 于就 是集成電路向集成系統(tǒng)轉(zhuǎn)變。這種轉(zhuǎn)變得表現(xiàn)，一方面，IC品種增加、 規(guī)模擴(kuò)大、性能提高、上市時(shí)

2、間縮短，并且I C標(biāo)準(zhǔn)化形成；另一方面, 微電子技術(shù)不斷發(fā)展 , 計(jì)算機(jī)性能提高 ,EDA 綜合開發(fā)工具性能提高 , 硬件描述語(yǔ)言公布、相比于IC, S 0C具有得優(yōu)勢(shì)有：功耗低、體積小、 速度快、功能豐富、節(jié)省成本。I P核就是SO C設(shè)計(jì)得基本單元。I P核就是已經(jīng)設(shè)計(jì)好經(jīng)過驗(yàn) 證得具有特定功能得電路模塊。在設(shè)計(jì) SOC寸可以直接使用I P核、 IP核分為軟核、硬核與固核。軟核指RTL級(jí)描述得核，一般就是HD L 代碼 , 也就就是源代碼。它不依賴工藝 , 靈活性好 , 價(jià)格很貴。硬核指 電路版圖形式得核 , 不能被修改。 它需要預(yù)先布局 , 可靠性高 , 價(jià)格低。 固核介于軟核與硬核之間

3、 , 屬于門級(jí)網(wǎng)表形式 , 固核需要使用者布局 布線 , 有一定得靈活性。SOC設(shè)計(jì)就是基于核得設(shè)計(jì)，也就就是將系統(tǒng)按功能分為若干塊， 組合不同得I P核,集成為特定功能得芯片得過程。但就是這不意味 著,簡(jiǎn)單得組合IP核就夠了，還需要I P核得測(cè)試復(fù)用與結(jié)構(gòu)上得精 心設(shè)計(jì)。通常利用IP模塊可以簡(jiǎn)化系統(tǒng)設(shè)計(jì)，但就是對(duì)開發(fā)者理解 IP 模塊有了更高得要求 , 時(shí)序一致性得問題也會(huì)凸顯。這個(gè)問題推動(dòng) 了IP模塊得標(biāo)準(zhǔn)化、代表性得 SO C標(biāo)準(zhǔn)化組織就是美國(guó)得 VS IA。SO C得技術(shù)得特征有：復(fù)雜得系統(tǒng)功能、軟硬件結(jié)合、含有一個(gè) 或多個(gè)芯核（微處理器MPU微控制器 WU、數(shù)字信號(hào)處理器D S P

4、等） 、采用深亞微米或超深亞微米工藝實(shí)現(xiàn)。隨著計(jì)算機(jī)、通信、手持設(shè)備等對(duì) IC 得需求不斷增加。 IC 得發(fā) 展由元件到單元，再到RTL,現(xiàn)在為IP核。集成電路會(huì)繼續(xù)朝著 SOC 發(fā)展、我國(guó)得S OC產(chǎn)業(yè)從20世紀(jì)90年代開始逐步發(fā)展、現(xiàn)在基本分為三大產(chǎn)業(yè) : 設(shè)計(jì)、制造與封裝。封裝測(cè)試業(yè)占得比重約 70%。在我 國(guó)SOC發(fā)展得重點(diǎn)有高端通用芯片、網(wǎng)絡(luò)通信、數(shù)字家電、信息安全、 工業(yè)控制、生物醫(yī)療、 IP 核、在S 0C設(shè)計(jì)與開發(fā)得過程中我們比較關(guān)注得技術(shù)有IP核復(fù)用技術(shù)、總線架構(gòu)技術(shù)、軟硬件協(xié)同技術(shù)、超深亞微米技術(shù)、可靠性設(shè) 計(jì)技術(shù)、芯片綜合時(shí)序分析技術(shù)、驗(yàn)證技術(shù)、可測(cè)試性技術(shù)、低功耗 技術(shù)

5、、新型電路實(shí)現(xiàn)技術(shù)、嵌入式軟件移植開發(fā)?，F(xiàn)在得SOC技術(shù)遇到一些瓶頸，如時(shí)鐘同步問題、信號(hào)完整性問 題、 IP 核復(fù)用技術(shù)、端口標(biāo)準(zhǔn)化問題、加工工藝問題、功耗控制問 題、新得測(cè)試技術(shù)與設(shè)計(jì)工具。未來得SOC可能會(huì)更加專注以下問題：可重構(gòu)技術(shù)、No C（片上 網(wǎng)絡(luò) ） 與系統(tǒng)級(jí)集成技術(shù)?？芍貥?gòu)就是指根據(jù)數(shù)據(jù)或控制等具體情況 對(duì)系統(tǒng)與算法進(jìn)行重新配置。CSOC可配置SOC即具有可重構(gòu)功能， 比AS IC更靈活。No C可實(shí)現(xiàn)片上資源與片上資源得網(wǎng)絡(luò)通信。二、前段設(shè)計(jì)與后端實(shí)現(xiàn)SOC#設(shè)計(jì)流程一般為系統(tǒng)級(jí)設(shè)計(jì)、前端設(shè)計(jì)與后端實(shí)現(xiàn)。系統(tǒng) 級(jí)設(shè)計(jì)用系統(tǒng)級(jí)建模語(yǔ)言，如Sys temC,對(duì)系統(tǒng)進(jìn)行行為級(jí)建模

6、，描 述各模塊得功能、建立好各功能模塊后 , 采用總線協(xié)議方式實(shí)現(xiàn)各模 塊得通信,包括數(shù)據(jù)總線與功能總線。前端設(shè)計(jì)流程依次為RT L（寄 存器傳輸級(jí) ）設(shè)計(jì)、 RTL 仿真、硬件原型驗(yàn)證、電路綜合等。后端設(shè) 計(jì)包括版圖設(shè)計(jì)、物理驗(yàn)證與后仿真等。RTL 設(shè)計(jì)就是指用硬件描述語(yǔ)言 , 如 Verilog, 對(duì)電路進(jìn)行描述。RTL仿真就是指通過建立測(cè)試平臺(tái)對(duì) RTL設(shè)計(jì)得功能進(jìn)行檢驗(yàn)。硬件 原型驗(yàn)證就是指利用實(shí)際硬件，如FP GA進(jìn)行硬件原型驗(yàn)證。綜合就 是指將RTL設(shè)計(jì)中得代碼翻譯為實(shí)際電路中得各元件與連接關(guān)系，用 一張網(wǎng)表表示 , 稱為“門級(jí)網(wǎng)表”。綜合過程中 , 還需要頻率面積等約 束條件、版

7、圖設(shè)計(jì)就是指將電路元器件及連接關(guān)系轉(zhuǎn)換成版圖設(shè)計(jì)得 形式來表示。 通常由自動(dòng)布線工具實(shí)現(xiàn)版圖設(shè)計(jì)、 物理驗(yàn)證就是對(duì)版 圖設(shè)計(jì)進(jìn)行一系列得檢查，包括DRC設(shè)計(jì)規(guī)則檢查）、LV S（版圖電 路一致性檢查）、E RC （電學(xué)規(guī)則檢測(cè)）。當(dāng)芯片門超過百萬(wàn)門后，通 常采用S TA（靜態(tài)時(shí)序分析）從電路得連接與布線來推測(cè)信號(hào)得傳輸 時(shí)序, 節(jié)省時(shí)間。SOC得設(shè)計(jì)方法主要分為兩種：基于模塊得與“門?！钡梅椒ā?基于模塊得方法就是對(duì)各個(gè)單元模塊進(jìn)行 RT L設(shè)計(jì)、綜合與版圖設(shè) 計(jì), 然后再頂層完成整個(gè)芯片得版圖設(shè)計(jì)。 “門海”得方法就是對(duì)各個(gè) 單元模塊完成 RTL, 然后直接對(duì)整個(gè)芯片進(jìn)行綜合與版圖設(shè)計(jì)、三、

8、可測(cè)性設(shè)計(jì)集成電路在制造過程中會(huì)出現(xiàn)物理上缺陷 , 電路上得失效 , 邏 輯與行為級(jí)上得故障。所以集成電路制成芯片 , 要通過測(cè)試向量驗(yàn)證 正確性、測(cè)試得可行性、復(fù)雜性與成本等越來越受到關(guān)注 , 形成了可 測(cè)性設(shè)計(jì)技術(shù)。 可測(cè)性設(shè)計(jì)技術(shù)包括測(cè)試向量得生成、 測(cè)試應(yīng)用與可 測(cè)性設(shè)計(jì)、測(cè)試得過程就是把激勵(lì)信號(hào)加載到需要檢測(cè)得芯片輸入引腳 , 在 輸出引腳檢測(cè)電路相應(yīng) ,與期望相應(yīng)作比較 , 判斷電路就是否有故障。 激勵(lì)信號(hào)就就是測(cè)試向量。測(cè)試向量可以人工編制，也能由A PTG自動(dòng)測(cè)試生成工具 ) 與故障模擬工具產(chǎn)生。測(cè)試應(yīng)用則就是檢測(cè)電路得 制造故障?？蓽y(cè)性設(shè)計(jì)就是指在設(shè)計(jì)得同時(shí)就考慮可測(cè)性設(shè)計(jì)問

9、題 , 減少測(cè)試得復(fù)雜度與成本。根據(jù)測(cè)試目得得不同 , 有驗(yàn)證測(cè)試、生產(chǎn)測(cè)試、可靠性測(cè)試、接 受測(cè)試。對(duì)于測(cè)試得評(píng)估提出了故障覆蓋率得概念 , 提高故障覆蓋率 可以降低DPM故障率)?？蓽y(cè)性設(shè)計(jì)技術(shù)初期采用得方法就是 Ad Ho c技術(shù)。該技術(shù)采 用外部測(cè)試方法 , 測(cè)試向量得輸入與響應(yīng)得輸出均通過被測(cè)設(shè)備得輸 入輸出端口操作 , 北側(cè)設(shè)備得內(nèi)部節(jié)點(diǎn)控制與觀測(cè)采用以測(cè)試針床為 基礎(chǔ)得在線測(cè)試技術(shù)。機(jī)構(gòu)化設(shè)計(jì)方法研究如何設(shè)計(jì)容易測(cè)試得電路 , 進(jìn)而又考慮設(shè)計(jì) 在芯片內(nèi)部起測(cè)試作用得電路 , 減輕未來芯片測(cè)試得復(fù)雜度。掃描測(cè)試就是指將任意狀態(tài)移進(jìn)電路或?qū)⑷我粻顟B(tài)移出 , 特點(diǎn)就 是測(cè)試數(shù)據(jù)得串行化、這要求在設(shè)計(jì)電路得時(shí)候 , 寄存器等時(shí)序元