基于NIOS虛擬頻譜分析儀

1、分類號(hào) TN431.2 單位代號(hào)10642 密 級(jí) 公 開 學(xué) 號(hào)重慶文理學(xué)院學(xué)士學(xué)位論文 基于NIOS虛擬頻譜分析儀 論文作者： 指導(dǎo)教師： 學(xué)科專業(yè)： 電子信息科學(xué)與技術(shù)提交論文日期： 2010 年 10 月 日 論文答辯日期： 2010 年 11 月 5日 學(xué)位授予單位：重慶文理學(xué)院中 國(guó) 重 慶2010 年11月Graduation Thesis of Chongqing University of Arts and sciencesVirtual Spectrum Analyzer Based on NIOSCandidate: Cheng PengyuSupervisor: Yan

2、g ShouliangMajor: Electronic Information Science and TechnologyCollege of Electron & Electrical EngineeringChongqing University of Arts and SciencesNovember, 2010目 錄摘 要IAbstractII1 緒論11.1選題目的和意義11.2頻譜分析儀現(xiàn)狀研究12 系統(tǒng)設(shè)計(jì)與簡(jiǎn)介22.1 系統(tǒng)總體設(shè)計(jì)22.2FPGA、NIOS和NIOS-UART簡(jiǎn)介32.2.1 FPGA簡(jiǎn)介32.2.2 NIOS軟核處理器簡(jiǎn)介42.2.3 NIOS-UART

3、簡(jiǎn)介53實(shí)驗(yàn)電路設(shè)計(jì)53.1 NIOS 模塊定制53.2 QUARTUS中硬件電路的搭建83.3 MAX232電平轉(zhuǎn)換芯片93.4 ADC0809硬件電路的設(shè)計(jì)93.4.1 ADC0809芯片的內(nèi)部邏輯結(jié)構(gòu)103.4.2 ADC0809芯片的外部結(jié)構(gòu)103.4.3 ADC0809芯片的使用說(shuō)明114 QUARTUS 2、Sopc Builder和NIOS IDE軟件說(shuō)明124.1 QUARTUS 2 軟件說(shuō)明124.2 Sopc Builder 說(shuō)明124.3 NIOS IDE軟件說(shuō)明125軟硬件調(diào)試結(jié)果和數(shù)據(jù)分析135.1 輸入120HZ的三角波信號(hào)135.2輸入120HZ的正弦信號(hào)155.

4、3輸入頻譜分析典型方波信號(hào)176 設(shè)計(jì)總結(jié)24參考文獻(xiàn)25致謝26摘 要快速傅立葉變換算法的出現(xiàn)為頻譜分析的數(shù)字化處理提供了理論基礎(chǔ)。針對(duì)目前一些機(jī)械、噪聲、音頻等方面的信號(hào)，這種信號(hào)指標(biāo)要求不是太高，制作成本較低的頻譜儀作為教學(xué)儀器十分有必要Error! Reference source not found.。為此，現(xiàn)設(shè)計(jì)一種便攜式頻譜分析儀。傳統(tǒng)的頻譜分析儀采用FFT的實(shí)現(xiàn)方法有軟件法和硬件法，本設(shè)計(jì)主控芯片采用ALTERA公司的Cyclone一代FPGA芯片，結(jié)合NIOSII軟核做主控芯片。數(shù)據(jù)采集采用ADC0809對(duì)信號(hào)進(jìn)行采樣然后通過(guò)RS232傳送到計(jì)算機(jī)，通過(guò)康芯公司上位機(jī)頻譜分析

5、軟件軟件實(shí)現(xiàn)虛擬頻譜分析。實(shí)驗(yàn)結(jié)果表明能對(duì)采集到的信號(hào)進(jìn)行準(zhǔn)確的頻譜分析，設(shè)計(jì)有一定的實(shí)用和推廣性。關(guān)鍵詞：虛擬頻譜分析，軟核NIOSII，F(xiàn)PGA應(yīng)用，AD轉(zhuǎn)換，串口通信。 AbstractThe emergence of fast Fourier transform algorithm for the spectral analysis of the digital processing provides a theoretical basis. For the current number of machinery, noise, audio and other aspects of t

6、he signal, the signal indicator requirements are not too high, lower production costs as a teaching instrument spectrum analyzer is necessary. To do this, is to design a portable spectrum analyzer. The traditional FFT spectrum analyzer with a software implementation method method method and hardware

7、, the design of the master chip generation ALTERA Cyclone FPGA chip companies, combined with soft-core to do the master chip NIOSII. Data acquisition using ADC0809 samples the signal and then transmitted to the computer via RS232 by PC Kang core company software software virtual spectrum analysis sp

8、ectrum analysis. The results show that the signal can be accurately collected spectrum analysis, design and promotion of certain practical.Keyword: Virtual spectrum analysis,soft-core NIOSII,FPGA applications,AD converter,serial communication.1 緒論1.1選題目的和意義隨著科學(xué)技術(shù)的快速發(fā)展，電子技術(shù)也受到了越來(lái)越多的關(guān)注，而它的發(fā)展離不開測(cè)試技術(shù)，頻譜

9、分析作為測(cè)試技術(shù)中一個(gè)重要的組成部分，就需要我們更多的關(guān)注。在不同的應(yīng)用環(huán)境下采用不同的頻譜分析儀來(lái)進(jìn)行測(cè)試具有重要的意義。本文設(shè)計(jì)的虛擬數(shù)字頻譜分析儀主要是針對(duì)一些機(jī)械、噪聲、音頻等方面的信號(hào)，對(duì)于這種指標(biāo)要求不是太高、成本較低的頻譜儀作為教學(xué)儀器是非常合適的。本文正是基于這種目的設(shè)計(jì)此虛擬數(shù)字頻譜分析儀。同時(shí)隨著微電子技術(shù)、計(jì)算機(jī)技術(shù)、網(wǎng)絡(luò)通信技術(shù)和軟件技術(shù)的高速發(fā)展,傳統(tǒng)的儀器開始向計(jì)算機(jī)化的方向發(fā)展。虛擬儀器(VI)概念的產(chǎn)生正是基于這樣一種技術(shù)背景。在測(cè)試領(lǐng)域中,頻譜分析儀是一種重要的常用儀器。但是這種儀器的加工工藝復(fù)雜,生產(chǎn)技術(shù)要求高,價(jià)格昂貴采用虛擬儀器技術(shù),只需在相應(yīng)的硬件支持

10、下,即可以用軟件編程來(lái)實(shí)現(xiàn)虛擬頻譜分析儀。基于計(jì)算機(jī)強(qiáng)大的分析處理功能,可以將一些先進(jìn)的數(shù)字信號(hào)處理方法運(yùn)用于軟件的設(shè)計(jì)中,不斷的增強(qiáng)虛擬儀器的功能。1.2頻譜分析儀現(xiàn)狀研究頻譜分析儀是研究電信號(hào)頻譜結(jié)構(gòu)的儀器，用于信號(hào)失真度、調(diào)制度、譜純度、頻率穩(wěn)定度和交調(diào)失真等信號(hào)參數(shù)的測(cè)量，可用以測(cè)量放大器和濾波器等電路系統(tǒng)的某些參數(shù)，是一種多用途的電子測(cè)量?jī)x器。它又可稱為頻域示波器、跟蹤示波器、分析示波器、諧波分析器、頻率特性分析儀或傅里葉分析儀等。現(xiàn)代頻譜分析儀能以模擬方式或數(shù)字方式顯示分析結(jié)果,能分析1赫以下的甚低頻到亞毫米波段的全部無(wú)線電頻段的電信號(hào)。儀器內(nèi)部若采用數(shù)字電路和微處理器，具有存儲(chǔ)和

11、運(yùn)算功能。傳統(tǒng)的頻譜分析儀的前端電路是一定帶寬內(nèi)可調(diào)諧的接收機(jī),輸入信號(hào)經(jīng)變頻器變頻后由低通濾器輸出,濾波輸出作為垂直分量,頻率作為水平分量,在示波器屏幕上繪出坐標(biāo)圖,就是輸入信號(hào)的頻譜圖。由于變頻器可以達(dá)到很寬的頻率,例如30Hz-30GHz,與外部混頻器配合,可擴(kuò)展到100GHz以上,頻譜分析儀是頻率覆蓋最寬的測(cè)量?jī)x器之一Error! Reference source not found.。無(wú)論測(cè)量連續(xù)信號(hào)或調(diào)制信號(hào),頻譜分析儀都是很理想的測(cè)量工具。但是,傳統(tǒng)的頻譜分析儀也有明顯的缺點(diǎn),它只能測(cè)量頻率的幅度,缺少相位信息,因此屬于標(biāo)量?jī)x器而不是矢量?jī)x器。對(duì)于FFT處理器的實(shí)現(xiàn)，目前通用的方

12、法是采用DSP芯片、專用FFT處理芯片和FPGA芯片實(shí)現(xiàn)。用DSP芯片實(shí)現(xiàn)FFT的處理速度較慢，不能滿足某些高速信號(hào)實(shí)時(shí)處理的要求；專用的FFT處理芯片雖然速度較快，但外圍電路相對(duì)復(fù)雜，不易擴(kuò)展，且價(jià)格昂貴。而虛擬頻譜分析儀它利用軟件在微機(jī)屏幕上構(gòu)成虛擬儀器面板,在硬件的支持下對(duì)信號(hào)進(jìn)行采樣 ,既可以進(jìn)行實(shí)時(shí)的信號(hào)分析、顯示 ,又可以在離線條件下對(duì)存儲(chǔ)的采集結(jié)果進(jìn)行各種軟件處理。頻譜分析是對(duì)各種振動(dòng)進(jìn)行特性分析的重要手段，廣泛應(yīng)用于物理學(xué)、自動(dòng)控制、電子學(xué)、建筑學(xué)以及地震測(cè)量等領(lǐng)域。頻譜分析儀是研究信號(hào)頻譜特征的儀器，在電子技術(shù)一日千里的今天，它是研究、開發(fā)、調(diào)試維修中的有力武器。從頻譜分析儀

13、的實(shí)現(xiàn)方式上可分為模擬式與數(shù)字式兩種方法，近年來(lái)出來(lái)了新的頻譜分析方法。一是取得信號(hào)的數(shù)字化數(shù)據(jù)后，基于DSP芯片進(jìn)行FFT運(yùn)算得到頻譜，將頻譜傳送給計(jì)算機(jī)顯示，即硬件實(shí)現(xiàn)FFT。用硬件實(shí)現(xiàn)FFT算法，大致有以下幾種方法：通用數(shù)字信號(hào)處理器（DSP）,專用的FFT處理器，可編程邏輯器件（以FPGA 為代表）等Error! Reference source not found.。DSP實(shí)現(xiàn)的優(yōu)點(diǎn)是硬件開發(fā)和軟件編程技術(shù)成熟、開發(fā)時(shí)間短，缺點(diǎn)是硬件電路復(fù)雜、功耗大，并且存在運(yùn)行速度和精度之間的矛盾。然而隨著計(jì)算機(jī)的普及和性能的提高，軟件實(shí)現(xiàn)FFT變換，利用上位機(jī)軟件實(shí)現(xiàn)對(duì)采集來(lái)的數(shù)據(jù)進(jìn)行頻譜分析變

14、的越來(lái)越可靠和方便，軟件采用多線程處理，性能相當(dāng)不錯(cuò)，實(shí)時(shí)響應(yīng)速度非?？欤δ芎軓?qiáng)大。與硬件設(shè)備相比，它還具有獨(dú)到的優(yōu)點(diǎn)：操作、顯示界面友好，可以把測(cè)量結(jié)果保存下來(lái)。這種頻譜分析儀利用快速傅里葉變換（FFT）將被測(cè)信號(hào)分解成分立的頻率分量，達(dá)到與傳統(tǒng)頻譜分析儀同樣的結(jié)果。這種新型的頻譜分析儀采用數(shù)字方法直接由模擬/數(shù)字轉(zhuǎn)換器(ADC)對(duì)輸入信號(hào)取樣，再經(jīng)FFT處理后獲得頻譜分布圖。利用FFT處理技術(shù)設(shè)計(jì)頻譜分析儀有兩種新的實(shí)現(xiàn)方法。一是對(duì)信號(hào)進(jìn)行數(shù)據(jù)采集(抽樣、AD)，然后通過(guò)計(jì)算機(jī)對(duì)數(shù)據(jù)進(jìn)行快速傅立葉變換(FFT)，得出頻譜后在計(jì)算機(jī)上顯示出來(lái)，由于FPGA處理數(shù)據(jù)速度快，數(shù)據(jù)不易丟失，可靠

15、性高，還可以通過(guò)NIOS實(shí)現(xiàn)高速串口數(shù)據(jù)傳輸，這樣就能對(duì)更高頻率的信號(hào)進(jìn)行頻譜分析。通過(guò)軟件編寫及硬件配置 ,虛擬儀器可以實(shí)現(xiàn)完全由用戶自己定義、適合不同應(yīng)用環(huán)境和對(duì)象的各種功能。虛擬儀器技術(shù)在國(guó)內(nèi)正處于蓬勃發(fā)展中 ,在測(cè)試、測(cè)控、教學(xué)、科研等領(lǐng)域獲得了廣泛的應(yīng)用，其優(yōu)越性主要體現(xiàn)在以下幾方面Error! Reference source not found.:(1)可以根據(jù)不同單位各種特殊的要求 ,量身定做各種測(cè)量、測(cè)試儀器 ,以提高工作效率。(2)可自行開發(fā)軟件來(lái)升級(jí)各種測(cè)量、測(cè)試儀器,以適應(yīng)不斷發(fā)展的需求。(3)儀器的核心是軟件 ,虛擬儀器升級(jí)周期短,費(fèi)用低廉。(4)其開放、靈活的架構(gòu)可

16、隨計(jì)算機(jī)同步發(fā)展 ,與周邊設(shè)備、網(wǎng)絡(luò)互聯(lián)容易。(5)依托計(jì)算機(jī)強(qiáng)大的資源,虛擬儀器具有很強(qiáng)的數(shù)據(jù)處理、存儲(chǔ)和分析能。2 系統(tǒng)設(shè)計(jì)與簡(jiǎn)介2.1 系統(tǒng)總體設(shè)計(jì)系統(tǒng)由FPGA芯片ADC0809模數(shù)轉(zhuǎn)換芯片PC機(jī)和頻譜分析軟件構(gòu)成，整體框架如下：圖2-1 系統(tǒng)框圖2.2FPGA、NIOS和NIOS-UART簡(jiǎn)介2.2.1 FPGA簡(jiǎn)介FPGA（FieldProgrammable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電

17、路數(shù)有限的缺點(diǎn)。FPGA結(jié)構(gòu)Error! Reference source not found.:FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。 FPGA的基本特點(diǎn):一、采用FPGA設(shè)計(jì)ASIC電路(特定用途集成電路)，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 二、FPGA可做其它全定制或半定制ASIC電路的中試樣片。 三、FPGA內(nèi)部有豐富的觸發(fā)器和IO引腳。 四、FPG

18、A是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。五、FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 可以說(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA是由存放在片內(nèi)RAM中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無(wú)須專用的FPGA編程器，只須用通用的EPROM、PROM

19、編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活Error! Reference source not found.。2.2.2 NIOS軟核處理器簡(jiǎn)介Altera于2000年推出第一代16位Nios處理器以來(lái)，已經(jīng)交付了13000多套Nios開發(fā)套件，Nios成為最流行的軟核處理器。剛推出的Nios II系列采用全新的架構(gòu)，比第一代Nios具有更高水平的效率和性能。和第一代相比，Nios II核平均占用不到50%的FPGA資源，而計(jì)算性能增長(zhǎng)了1倍。Nios II處理器具有完善的軟件開發(fā)

20、套件，包括編譯器、集成開發(fā)環(huán)境（IDE）、JTAG調(diào)試器、實(shí)時(shí)操作系統(tǒng)（RTOS）和TCP/IP協(xié)議棧。設(shè)計(jì)者能夠用Altera Quartus II開發(fā)軟件中的SOPC Builder系統(tǒng)開發(fā)工具很容易地創(chuàng)建專用的處理器系統(tǒng)，并能夠根據(jù)系統(tǒng)的需求添加Nios II處理器核的數(shù)量Error! Reference source not found.。使用Nios II軟件開發(fā)工具能夠?yàn)镹ios II系統(tǒng)構(gòu)建軟件，即一鍵式自動(dòng)生成適用于系統(tǒng)硬件的專用C/C+運(yùn)行環(huán)境。Nios II集成開發(fā)環(huán)境（IDE）提供了許多軟件模板，簡(jiǎn)化了項(xiàng)目設(shè)置Error! Reference source not fou

21、nd.。此外，Nios II開發(fā)套件包括兩個(gè)第三方實(shí)時(shí)操作系統(tǒng)（RTOS）MicroC/OS-II(Micrium)，Nucleus Plus(ATI/Mentor)以及供網(wǎng)絡(luò)應(yīng)用使用的TCP/IP協(xié)議棧。長(zhǎng)期以來(lái)，Altera一直推行嵌入式處理器戰(zhàn)略的原因是，隨著應(yīng)用的ASIC開發(fā)日益受到成本的困擾，OEM日漸轉(zhuǎn)向FPGA來(lái)構(gòu)建自己的系統(tǒng)。這些系統(tǒng)中絕大多數(shù)需要一個(gè)處理器，而Altera正是為設(shè)計(jì)者提供了為FPGA優(yōu)化的靈活的嵌入式處理器方案，可以滿足16位和32位嵌入式處理器市場(chǎng)的需求。估計(jì)到2007年，該市場(chǎng)價(jià)值將到達(dá)110億美元Error! Reference source not f

22、ound.。在FPGA中使用軟核處理器比硬核的優(yōu)勢(shì)在于，硬核實(shí)現(xiàn)沒(méi)有靈活性，通常無(wú)法使用最新的技術(shù)。隨著系統(tǒng)日益先進(jìn)，基于標(biāo)準(zhǔn)處理器的方案會(huì)被淘汰，而基于Nios II處理器的方案是基于HDL源碼構(gòu)建的，能夠修改以滿足新的系統(tǒng)需求，避免了被淘汰的命運(yùn)。將處理器實(shí)現(xiàn)為HDL的IP核，開發(fā)者能夠完全定制CPU和外設(shè)，獲得恰好滿足需求的處理器。Nios結(jié)構(gòu)框架如下圖所示：圖 2-2 NIOS框圖2.2.3 NIOS-UART簡(jiǎn)介UART是一種通用串行數(shù)據(jù)總線，用于異步通信。該總線雙向通信，可以實(shí)現(xiàn)全雙工傳輸和接收。在嵌入式設(shè)計(jì)中，UART用來(lái)與PC進(jìn)行通信，包括與監(jiān)控調(diào)試器和其它器件。UART首先將

23、接收到的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)來(lái)傳輸。消息幀從一個(gè)低位起始位開始，后面是7個(gè)或8個(gè)數(shù)據(jù)位，一個(gè)可用的奇偶位和一個(gè)或幾個(gè)高位停止位。接收器發(fā)現(xiàn)開始位時(shí)它就知道數(shù)據(jù)準(zhǔn)備發(fā)送，并嘗試與發(fā)送器時(shí)鐘頻率同步。如果選擇了奇偶，UART就在數(shù)據(jù)位后面加上奇偶位。奇偶位可用來(lái)幫助錯(cuò)誤校驗(yàn)。在接收過(guò)程中，UART從消息幀中去掉起始位和結(jié)束位，對(duì)進(jìn)來(lái)的字節(jié)進(jìn)行奇偶校驗(yàn)，并將數(shù)據(jù)字節(jié)從串行轉(zhuǎn)換成并行Error! Reference source not found.。UART也產(chǎn)生額外的信號(hào)來(lái)指示發(fā)送和接收的狀態(tài)。例如，如果產(chǎn)生一個(gè)奇偶錯(cuò)誤，UART就置位奇偶標(biāo)志。對(duì)于Nios II系統(tǒng) ,可以通過(guò) UART連接P

24、C的串口,進(jìn)行基于Nios II的SOPC系統(tǒng)開發(fā)和軟件調(diào)試。在Nios I的UART設(shè)計(jì)中采用了IP軟核技術(shù),同以往的設(shè)計(jì)方法相比,這種方法不是軟硬件割裂的設(shè)計(jì),也不是在已有硬件基礎(chǔ)上進(jìn)行單純的軟件編程,而是要兼顧軟件和硬件,根據(jù)目標(biāo)系統(tǒng)的需求協(xié)同設(shè)計(jì),使得設(shè)計(jì)開發(fā)變得比較困難。UART,即通用異步收發(fā)器(UniversalAsynchronous Receiver Transmitter),一般為通用串行通信接口。由于在兩個(gè)設(shè)備間使用串口進(jìn)行數(shù)據(jù)通訊時(shí)需要的連接線少(最簡(jiǎn)單的連接只需要三條線),而且相關(guān)的工業(yè)標(biāo)準(zhǔn)RS2232、RS2485、RS2422提供了標(biāo)準(zhǔn)的接口電平規(guī)范。因此，UAR

25、T在微處理器及嵌入式系統(tǒng)為核心的應(yīng)用系統(tǒng)中得到了廣泛采用。3實(shí)驗(yàn)電路設(shè)計(jì)3.1 NIOS 模塊定制步驟一：SOPC Builder運(yùn)行，界面如下圖示圖3-1 NIOS界面System Name中輸入軟核的名字：將其命名為nios0點(diǎn)擊OK后。然后修改時(shí)鐘為50MHZ。步驟二：構(gòu)建CPU模塊圖3-2 NIOS模塊點(diǎn)擊后，將出現(xiàn)下圖，返一步我們來(lái)選擇軟核得類型。這里給提供了三種類型，NiosII/e占用資源最少600-800LEs，功能也最簡(jiǎn)單，速度最慢。Nios II/s占資源比，前者多一些，功能也多了，速度也忚一些Nios II/f占資源最多，功能也最多，速度就快。選擇的時(shí)候要根據(jù)你的需求和你

26、的芯片資源來(lái)決定。在返里，我選擇 NiosII/s，功能和速度都可以得到滿足。下面的 Reset Vector是復(fù)位后啟動(dòng)時(shí)的Memory 類型和偏移量，ExceptionVector 是異常情況時(shí)的 Memory 類型和偏移量。現(xiàn)在不能能配置。圖3-3NIOS生成界面步驟三：建立JTAG UART JTAG UART是實(shí)現(xiàn)PC和Nios II系統(tǒng)間的串行通信接口，它用亍字符的輸入輸出，直接點(diǎn)擊 Next-Finish完成 JTAG UART模塊的建立。圖3-4 UART定制界面其中可調(diào)整波特率。波特率表示每秒鐘傳輸?shù)男畔⒘?，可以通過(guò)調(diào)整波特率改變信息傳輸?shù)乃俾?。步驟四：添加IO口圖3-5 I

27、O端口定制界面這里添加兩種端口。一種為八位的數(shù)據(jù)輸入端口，用于接收ADC0809轉(zhuǎn)換后的數(shù)據(jù)。列外一種為五個(gè)一位的輸出口用于控制ADC0809的工作。步驟五：添加偏上SRAM圖3-6 存儲(chǔ)器定制界面這里選擇片上RAM，大小4KB，其他為默認(rèn)值。步驟六：設(shè)置復(fù)位地址，和程序運(yùn)行空間自動(dòng)分配中斷號(hào)。完成后如下圖：圖3-7 軟核定制完成后界面3.2 QUARTUS中硬件電路的搭建建立QUARTUS工程后，先建立一個(gè)Block Diagram/Schematic File文件，然后調(diào)用先前在Sopc Builder中建立的NIOS軟核模塊。然后添加鎖相環(huán)和分配相應(yīng)的引腳。完成后如下圖：圖3-8 電路模

28、塊圖編譯完成后把生成的SOF文件下載到FPGA目標(biāo)班上，這件就完成了硬件的開發(fā)。3.3 MAX232電平轉(zhuǎn)換芯片用于將FPGA引腳的電平轉(zhuǎn)換的計(jì)算機(jī)能識(shí)別的電平，也完成與計(jì)算機(jī)的通信。電路結(jié)構(gòu)如下：圖3-9 串口通信硬件電路3.4 ADC0809硬件電路的設(shè)計(jì)本設(shè)計(jì)采用ADC0809作為A/D轉(zhuǎn)換器件，它是采樣分辨率為8位的、微處理機(jī)兼容的控制邏輯的CMOS組件。其內(nèi)部有一個(gè)8通道多路開關(guān)，它可以根據(jù)地址碼鎖存譯碼后的信號(hào)，只選通8路模擬輸入信號(hào)中的一個(gè)進(jìn)行A/D轉(zhuǎn)換。它是逐次逼近式A/D轉(zhuǎn)換器，可以和FPGA直接接口Error! Reference source not found.。3.4

29、.1 ADC0809芯片的內(nèi)部邏輯結(jié)構(gòu)由圖3-10可知，ADC0809由一個(gè)8路模擬開關(guān)、一個(gè)地址鎖存與譯碼器、一個(gè)A/D轉(zhuǎn)換器和一個(gè)三態(tài)輸出鎖存器組成。多路開關(guān)可選通8個(gè)模擬通道，允許8路模擬量分時(shí)輸入，共用A/D轉(zhuǎn)換器進(jìn)行轉(zhuǎn)換Error! Reference source not found.。三態(tài)輸出鎖器用于鎖存A/D轉(zhuǎn)換完的數(shù)字量，當(dāng)OE端為高電平時(shí)，才可以從三態(tài)輸出鎖存器取走轉(zhuǎn)換完的數(shù)據(jù)。圖3-10 ADC0809芯片的內(nèi)部邏輯結(jié)構(gòu)示意圖3.4.2 ADC0809芯片的外部結(jié)構(gòu)ADC0809芯片有28條引腳，采用雙列直插式封裝，如圖3-11所示。圖3-11 ADC0809芯片的引腳結(jié)

30、構(gòu)示意圖IN0IN7：8路模擬量輸入端；D0D7：8位數(shù)字量輸出端；A、B、C：3位地址輸入線，用于選通8路模擬輸入中的一路；ALE：地址鎖存允許信號(hào)，輸入，高電平有效； START： A/D轉(zhuǎn)換啟動(dòng)脈沖輸入端，輸入一個(gè)正脈沖（至少100ns寬）使其啟動(dòng)（脈沖上升沿使0809復(fù)位，下降沿啟動(dòng)A/D轉(zhuǎn)換）； EOC： A/D轉(zhuǎn)換結(jié)束信號(hào)，輸出，當(dāng)A/D轉(zhuǎn)換結(jié)束時(shí)，此端輸出一個(gè)高電平（轉(zhuǎn)換期間一直為低電平）； OE：數(shù)據(jù)輸出允許信號(hào)，輸入，高電平有效。當(dāng)A/D轉(zhuǎn)換結(jié)束時(shí)，此端輸入一個(gè)高電平，才能打開輸出三態(tài)門，輸出數(shù)字量；CLK：時(shí)鐘脈沖輸入端。要求時(shí)鐘頻率不高于640KHZ； REF（+）、RE

31、F（-）：基準(zhǔn)電壓； Vcc：電源，5V； GND：地。3.4.3 ADC0809芯片的使用說(shuō)明使用時(shí)，首先輸入3位地址，并使ALE=1，將地址存入地址鎖存器中。此地址經(jīng)譯碼選通8路模擬輸入之一到比較器。START上升沿將逐次逼近寄存器復(fù)位。下降沿啟動(dòng) A/D轉(zhuǎn)換，之后EOC輸出信號(hào)變低，指示轉(zhuǎn)換正在進(jìn)行。直到A/D轉(zhuǎn)換完成，EOC變?yōu)楦唠娖?，指示A/D轉(zhuǎn)換結(jié)束，結(jié)果數(shù)據(jù)已存入鎖存器，這個(gè)信號(hào)可用作中斷申請(qǐng)。當(dāng)OE輸入高電平時(shí)，輸出三態(tài)門打開，轉(zhuǎn)換結(jié)果的數(shù)字量輸出到數(shù)據(jù)總線上。電路原理圖如圖3-12所示。 圖3-12 A/D轉(zhuǎn)換電路原理圖4 QUARTUS 2、Sopc Builder和NIO

32、S IDE軟件說(shuō)明4.1 QUARTUS 2 軟件說(shuō)明Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程Error! Reference source not found.。 Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)

33、。 Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。 此外，Quartus II 通過(guò)和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。4.2 Sopc Builder 說(shuō)明Sopc Builder 是一個(gè)自動(dòng)化的系統(tǒng)

34、開發(fā)工具，它能夠極大地簡(jiǎn)化高性能sopc的設(shè)計(jì)工作。該工具提供一個(gè)直觀的圖形用戶界面。用戶可以通過(guò)圖形界面簡(jiǎn)化系統(tǒng)的定義工作。由于Sopc Builder 不需要直接編寫HDL代碼來(lái)定義系統(tǒng)，這極大地簡(jiǎn)化了系統(tǒng)設(shè)計(jì)開發(fā)的時(shí)間Error! Reference source not found.。SopcBuilder 為每個(gè)單元提供了一個(gè)向?qū)?，利用該向?qū)苋菀椎亩x元件的功能。例如通過(guò)向?qū)軌蚍浅Ｈ菀椎卦谝粋€(gè)設(shè)計(jì)加入NIOS處理器，外設(shè)接口等。為了將微處理器、外圍設(shè)備、存儲(chǔ)器和其他IP核相互連接起來(lái)，Sopc Builder 能夠制動(dòng)生產(chǎn)片上總線和總線仲裁器等所需的邏輯。通過(guò)自動(dòng)完成以前容易出錯(cuò)

35、的工作，Sopc Builder可以節(jié)約幾周甚至幾個(gè)月的開發(fā)時(shí)間。Sopc Builder在一個(gè)工具中實(shí)現(xiàn)了嵌入式系統(tǒng)各方面的開發(fā)，包括軟件的開發(fā)和驗(yàn)證。4.3 NIOS IDE軟件說(shuō)明Nios II集成開發(fā)環(huán)境(IDE)是Nios II系列嵌入式處理器的基本軟件開發(fā)工具。所有軟件開發(fā)任務(wù)都可以Nios II IDE下完成，包括編輯、編譯和調(diào)試程序。Nios II IDE提供了一個(gè)統(tǒng)一的開發(fā)平臺(tái)，用于所有Nios II處理器系統(tǒng)。僅僅通過(guò)一臺(tái)PC機(jī)、一片Altera的FPGA以及一根JTAG下載電纜，軟件開發(fā)人員就能夠往Nios II 處理器系統(tǒng)寫入程序以及和Nios II處理器系統(tǒng)進(jìn)行通訊。

36、Nios II IDE為軟件開發(fā)提供四個(gè)主要的功能Error! Reference source not found.工程管理器:The Nios II IDE提供多個(gè)工程管理任務(wù)，加快嵌入式應(yīng)用程序的開發(fā)進(jìn)度。新工程向?qū)?Nios II IDE推出了一個(gè)新工程向?qū)?，用于自?dòng)建立C/C+應(yīng)用程序工程和系統(tǒng)庫(kù)工程。采用新工程向?qū)?，能夠輕松地在Nios II IDE中創(chuàng)建新工程。軟件工程模板:除了工程創(chuàng)建向?qū)В琋ios II IDE還以工程模板的形式提供了軟件代碼實(shí)例，幫助軟件工程師盡可能快速地推出可運(yùn)行的系統(tǒng)。每個(gè)模板包括一系列軟件文件和工程設(shè)置。通過(guò)覆蓋工程目錄下的代碼或者導(dǎo)入工程文件的方式，

37、開發(fā)人員能夠?qū)⑺麄冏约旱脑创a添加到工程中。軟件組件:Nios II IDE使開發(fā)人員通過(guò)使用軟件組件能夠快速地定制系統(tǒng)。軟件組件（或者稱為“系統(tǒng)軟件”）為開發(fā)人員提供了一個(gè)簡(jiǎn)單的方式來(lái)輕松地為特定目標(biāo)硬件配置他們的系統(tǒng)。5軟硬件調(diào)試結(jié)果和數(shù)據(jù)分析5.1 輸入120HZ的三角波信號(hào)用信號(hào)發(fā)生器輸入峰峰值為1-4.5V，頻率為120HZ的三角波信號(hào)時(shí)，在串口調(diào)試工具的代碼窗口中可接收到如下數(shù)據(jù)：表一 三角波數(shù)據(jù)三角波數(shù)據(jù)B0B0B2B3B4B5B7B8B8B9BBBBBDBEBFBFC1C2C3C4C5C5C7C8C8CACBCCCDCECED0D1D2D3D4D5D6D7D9D9D8DBDCD

38、EDFE0E1E0E2E3E2E1E0DFDE DDDCDBDAD9D8D7D5D5D3D2D2CFCFCECDCCCBCACAC8C7C6C5C4C3C2C1C0BFBEBDBCBBBAB9B8B7B6B3B3B2B2B0B0AFADACACAAA9A8A7A6A5A4A3A2A19F9F9E9D9C9B9A999897969594939290908F8E8D8C8A8989878685848281807F7E7D7C從以上數(shù)據(jù)可以的出：當(dāng)三角波AD轉(zhuǎn)換后最小值平均為3B，3B的轉(zhuǎn)換十進(jìn)制數(shù)為59。由于AD為八位的AD轉(zhuǎn)換,參考電壓為5伏，可得轉(zhuǎn)換后電壓為256/8*59結(jié)果為1.1伏。峰值

39、平均為E3，E3轉(zhuǎn)換為十進(jìn)制數(shù)位227。同理可得轉(zhuǎn)換后電壓為256/8*227為4.5伏。誤差約為2%,能基本正確的反映輸入信號(hào)的變化。對(duì)接收到的數(shù)據(jù)用頻譜分析軟件進(jìn)行分析，結(jié)果如下圖。圖5-1 單幀頻譜從圖5-1可以看出，圖的上半部分為三角波的單幀頻譜，下半部分為輸入的三角波。輸入信號(hào)為頻率為120HZ的三角波，從下半部分可以看出信號(hào)沒(méi)有失真，可以真實(shí)的反映輸入信號(hào)。從上半部分的頻譜圖可以看出基波的譜線最高，衰減最小，其他諧波依次衰減，能對(duì)信號(hào)進(jìn)行準(zhǔn)確的頻譜分析。圖5-2 連續(xù)頻譜從圖5-2連續(xù)譜可以看出（其中譜線越亮表示衰減越?。V線在100-110處的譜線最亮，表示衰減越小，其他頻段依

40、次變暗，基本與圖5-1相符，能準(zhǔn)確的反映信號(hào)的頻譜5.2輸入120HZ的正弦信號(hào)用信號(hào)發(fā)生器輸入峰峰值為1-4.5V，頻率為120HZ的正弦波信號(hào)時(shí)，在串口調(diào)試工具的代碼窗口中可接收到如下數(shù)據(jù)：表二 正弦波數(shù)據(jù)正弦波數(shù)據(jù)E2C67C40478BD1E0A95D3A5EABDFD08846417DC7E2B6683B559FDBD8964E3D6FBEE3C1743E4B8FD5DDA4583B65AFE1CB82434583CDE1B0623A59A5DED4904A3F77BFE3BC6E3C4F97D9DA9C523B6BB7E3C67C40478BCFE0A95D3A5FABDFD088

41、4641B3E2CC82434485CDE0B0623A59A5DED2904A3F77C3E3BC703C4F97D9DB9C523B6BB7E3C57C40478BD1E0AA5C3A5FABE1D08846417D從以上數(shù)據(jù)可以的出：當(dāng)正弦波AD轉(zhuǎn)換后最小值平均為3C，3C的轉(zhuǎn)換十進(jìn)制數(shù)為60。由于AD為八位的AD轉(zhuǎn)換,參考電壓為5伏，可得轉(zhuǎn)換后電壓為256/8*60結(jié)果為1.1伏。峰值平均為E1，E1轉(zhuǎn)換為十進(jìn)制數(shù)位225。同理可得轉(zhuǎn)換后電壓為256/8*225為4.4伏。誤差約為2%,能正確的反映輸入信號(hào)。對(duì)接收到的數(shù)據(jù)用頻譜分析軟件進(jìn)行分析，結(jié)果如下圖。圖5-3 單幀頻譜從圖5-3

42、可以看出，圖的上半部分為正弦波的單幀頻譜，下半部分為輸入的正弦波。輸入信號(hào)為頻率為120HZ的正弦波，從下半部分可以看出信號(hào)沒(méi)有失真，可以真實(shí)的反映輸入信號(hào)。從上半部分的頻譜圖可以看出基波在110-130處有單一的譜線，其他頻段衰減很大，基本沒(méi)有信號(hào)，能對(duì)信號(hào)進(jìn)行準(zhǔn)確的頻譜分析。圖5-4 連續(xù)頻譜從圖5-4連續(xù)譜可以看出（其中譜線越亮表示衰減越?。陬l譜圖的最右邊，譜線在100-110處有單一的一條黃色的譜線，為-20dB,表示信號(hào)為單一的頻譜?；九c圖5-3相符，能準(zhǔn)確的反映信號(hào)的頻譜5.3輸入頻譜分析典型方波信號(hào)用信號(hào)發(fā)生器輸入峰峰值為1-4V，頻率為100HZ的方波信號(hào)時(shí)，在串口調(diào)試工

43、具的代碼窗口中可接收到如下數(shù)據(jù)：表三 方波數(shù)據(jù)方波數(shù)據(jù)38393938383838383939CACACACACACACBCACACACACACACACACACACACACACACACACACACACACACACACACACACA3838383838393938383838383938393939383938383838383838383838383838383838CACACACACACACACACACACACACACACACACACACACACACACACACACACACACACACACACACACACACA38383838383838383838383838383838383838383

44、8383838383838383838383838383838CACACACACACACACACACACACACA從以上數(shù)據(jù)可以的出：當(dāng)方波AD轉(zhuǎn)換后最小值平均為38，38的轉(zhuǎn)換十進(jìn)制數(shù)為56。由于AD為八位的AD轉(zhuǎn)換,參考電壓為5伏，可得轉(zhuǎn)換后電壓為256/8*56結(jié)果為1.09伏。峰值平均為CA，CA轉(zhuǎn)換為十進(jìn)制數(shù)位202。同理可得轉(zhuǎn)換后電壓為256/8*202為3.9伏。誤差約為2%,能正確的反映輸入信號(hào)。對(duì)接收到的數(shù)據(jù)用頻譜分析軟件進(jìn)行分析，結(jié)果如下圖。圖5-5 單幀頻譜從圖5-3可以看出，圖的上半部分為方波的單幀頻譜，下半部分為輸入的方波。輸入信號(hào)為頻率為100HZ的方波，從下半部分

45、可以看出信號(hào)沒(méi)有失真，可以真實(shí)的反映輸入信號(hào)。從上半部分的頻譜圖可以看出基波在110-130處最高，衰減最小，其他頻段依次成比例衰減，根據(jù)傅里葉變換可知，能對(duì)信號(hào)進(jìn)行準(zhǔn)確的頻譜分析。圖5-6連續(xù)頻譜從圖5-6連續(xù)譜可以看出（其中譜線越亮表示衰減越?。?，在頻譜圖的中間，譜線在100-110處最亮，其他頻段依次變暗，其各頻譜分量都是單一頻譜且的成比例衰減，與圖5-5且與傅里葉變換的理論值無(wú)偏差，能對(duì)信號(hào)進(jìn)行準(zhǔn)確的頻譜分析。6 設(shè)計(jì)總結(jié)通過(guò)這次畢業(yè)設(shè)計(jì)，學(xué)到了許多以前沒(méi)有學(xué)到的知識(shí)，如NIOS、FPGA等。對(duì)NIOS軟核和FPGA有了一定的認(rèn)識(shí)和了解。該設(shè)計(jì)用到了ADC0809數(shù)模轉(zhuǎn)換、串口通信、N

46、IOS軟核，F(xiàn)PGA方面的知識(shí)。設(shè)計(jì)中也有很多不足，如對(duì)頻率很高的信號(hào)進(jìn)行頻譜分析容易失真，但可通過(guò)調(diào)整波特率和用高速AD的道改善。參考文獻(xiàn)1 李蘭英。NIOS嵌入式軟核 SOPC設(shè)計(jì)原理及應(yīng)用M。北京：北京航空航天大學(xué)出版社，20062 W.k.Warburton，M.Momayezi，B.Hubbard一Nelson，ete.Digitalpulseproeessing: newpo、sihilitjesinnuelearspeetroseopyJAppliedRadiationandlsotopes 2000，5:3:91:3920.3 莫海永，張申科.FPGA中雙向端口I/O的研究.國(guó)

47、外電子測(cè)量技術(shù)，20054 李全利。單片機(jī)原理及接口技術(shù)M。北京：高等教育出版社，20095 孫凱，程世恒。NIOS II系統(tǒng)開發(fā)與應(yīng)用實(shí)例M。北京：北京航空航天大學(xué)出版社，20076 洪汝渝，郭松濤。大學(xué)計(jì)算機(jī)基礎(chǔ)M。重慶：重慶大學(xué)出版社，20067 劉凌，胡永生。數(shù)字信號(hào)處理的FPGAS實(shí)現(xiàn)M。北京：清華大學(xué)出版社，20038 褚振勇，齊亮，田紅心，高楷娟。FPGA設(shè)計(jì)及應(yīng)用M。西安：西安電子科技大學(xué)出版社，20069 ArgonneNationalLaboratory.Reportofworkshopon“DigitalEleetroniesfor NuelearStrurePhysies”R.Mareh2-3，2001.10 江小平，劉文杰.基于CPLD/FPGA的A/D轉(zhuǎn)換控制器的設(shè)計(jì).蘇州大學(xué)學(xué)報(bào)（工科版），2005年8月.25（4）.535511