數(shù)字電路復(fù)習(xí)題及答案資料[共25頁]

1、數(shù)字電子技術(shù)基礎(chǔ)復(fù)習(xí)題一.選擇填空題（以下每小題后均給出了幾個可供選擇的答案，請選擇其中一個最合適的答案填入空格中）1.處理 b 的電子電路是數(shù)字電路。（a）交流電壓信號 （b）時間和幅值上離散的信號（c）時間和幅值上連續(xù)變化的信號 （d）無法確定2.用不同數(shù)制的數(shù)字來表示2004，位數(shù)最少的是 d 。（a）二進制 （b）八進制 （c）十進制 （d）十六進制3.最常用的BCD碼是 b 。（a）5421碼 （b）8421碼 （c）余3碼 （d）循環(huán)碼4.格雷碼的優(yōu)點是 c 。（a）代碼短 （b）記憶方便 （c）兩組相鄰代碼之間只有一位不同 （d）同時具備以上三者5.兩個開關(guān)控制一盞燈，只有兩個開

2、關(guān)都閉合時燈才不亮，則該電路的邏輯關(guān)系是 a 。（a）與非 （b）或非 （c）同或 （d）異或6.已知F=ABC+CD，選出下列可以肯定使F=0的取值 d（a）ABC=011 （b）BC=11 （c）CD=10 （d）BCD=1117.2004個1連續(xù)異或的結(jié)果是 a 。（a）0 （b）1 （c）不唯一 （d）邏輯概念錯誤二、填空題（請在空格中填上合適的詞語，將題中的論述補充完整）1.5的5421BCD碼是 0101 這個是8421碼的 。2.邏輯表達式中，異或的符號是 ，同或的符號是 。3.邏輯函數(shù)常用的表示方法有 真 值 表 、邏 輯 函 數(shù) 式 、邏 輯 圖 和 卡 諾 圖 。4.用代數(shù)

3、法化簡邏輯函數(shù)需要一定的 經(jīng) 驗 和 技 巧 ，不容易確定化簡結(jié)果是否是 最 簡 。5.用卡諾圖化簡邏輯函數(shù)，化簡結(jié)果一般是最簡 與 或 式。一.選擇填空題（以下每小題后均給出了幾個可供選擇的答案，請選擇其中一個最合適的答案填入空格中）1.實體（ENTITY）描述一個設(shè)計單元的 C D 的信息。（a）行為、元件及連接關(guān)系 （b）元件、子程序、公用數(shù)據(jù)類型（c）名稱和端口的引腳等 （d）可編譯的設(shè)計單元2.結(jié)構(gòu)體（ARCHITECTURE）用于描述設(shè)計單元的 A D 。（a）行為、元件及連接關(guān)系 （b）元件、子程序、公用數(shù)據(jù)類型（c）名稱和端口的引腳等 （d）可編譯的設(shè)計單元3.在VHDL語言中

4、，ARCHITECTURE中的語句都是 B 執(zhí)行的語句。（a）順序 （b）并行 （c）即可順序也可并行 （d）無法確定4.在VHDL程序設(shè)計中，下面4個部分， C 不是可編譯的源設(shè)計單元。（a）ARCHITECTURE （b）ENTITY （c）PROCESS （d）PACKAGE5.在VHDL程序中，以下4個部分， BC 可以有順序執(zhí)行語句。（a）結(jié)構(gòu)體（ARCHITECTURE） （b）進程（PROCESS）中的關(guān)鍵詞BEGIN前 （c）進程（PROCESS）中的關(guān)鍵詞BEGIN后 （d）程序包（PACKAGE）6.結(jié)構(gòu)體中的變量應(yīng)在VHDL程序中 D 部分給予說明。（a）結(jié)構(gòu)體對應(yīng)的實體

5、的端口表中 （b）結(jié)構(gòu)體中關(guān)鍵詞BEGIN前 （c）結(jié)構(gòu)體中關(guān)鍵詞BEGIN后 （d）程序包（PACKAGE）7.VHDL中的各種邏輯運算中，運算符 D 的優(yōu)先級別最高。（a）AND （b）OR （c）XOR （d）NOT8.在VHDL語言中，不同類型的數(shù)據(jù)是 D 的。（a）可以進行運算和直接代入 （b）不能進行運算和直接代入（c）不能進行運算但可以直接代入 （d）可以進行運算但不能直接代入9.在VHDL語言中，信號賦值語句使用的代入符是 C 。（a）= （b）:= （c）= （d）=10.在VHDL語言中，變量的賦值符是 B 。（a）= （b）:= （c）= （d）=二、填空題（請在空格中填

6、上合適的詞語，將題中的論述補充完整）1.兩種復(fù)合數(shù)據(jù)類型是 記錄 和 集合 。2.進程啟動、觸發(fā)的條件是 敏感信號 發(fā)生變化。3.進程的語句是 順序 執(zhí)行的。4.要使用VHDL的程序包時，要用 use 語句說明。5.能與邏輯電路圖中的器件一一對應(yīng)的VHDL描述方式是 結(jié)構(gòu)化描述 。1.簡述VHDL語言的主要優(yōu)點。答：VHDL語言的主要優(yōu)點是：（1）覆蓋面廣，描述能力強，是一個多層次的硬件描述語言；（2）可讀性好，既能夠被計算機接受，也容易被人理解；（3）生命期長，它的硬件描述與工藝技術(shù)無關(guān)，不會因工藝變化而過時；（4）支持大規(guī)模設(shè)計的分解和已有設(shè)計再利用，有利于由多人或多項目組來共同完成一個大

7、規(guī)模設(shè)計；（5）已成為IEEE承認(rèn)的一個工業(yè)標(biāo)準(zhǔn)，成為一種通用的硬件描述語言。2.判斷如下VHDL的操作是否正確，如不正確，請改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c=a+b。答：操作不正確，應(yīng)把a和b的數(shù)據(jù)類型改為INTEGER。3.一個VHDL模塊是否必須有一個實體和一個結(jié)構(gòu)體？是否可以有多個實體和結(jié)構(gòu)體？簡述它們的作用。答：一個VHDL模塊必須有一個實體，可以有一個或多個結(jié)構(gòu)體。實體描述一個設(shè)計單元的外部接口以及連接信號的類型和方向；結(jié)構(gòu)體描述設(shè)計單元內(nèi)部的行為，元件及連接關(guān)系，結(jié)構(gòu)體定義出了實體的功能。一.選擇填空題（以下每小題后均給出了幾個可供選擇的答案，請選擇

8、其中一個最合適的答案填入空格中）1.標(biāo)準(zhǔn)TTL門開門電平Uon之值為 D 。（a）0.3V （b）0.7V （c）1.4V （d）2V2.TTL與非門輸出高電平的參數(shù)規(guī)范值是 C 。（a）Uoh1.4V （b）Uoh2.4V （c）Uoh3.3V （d）Uoh=3.6V3.TTL與非門輸出低電平的參數(shù)規(guī)范值是 C 。（a）Uol0.3V（b）Uol 0.3V （c）Uol0.4V （d）Uol=0.8V4.TTL與非門閾值電壓UT的典型值是 B 。（a）0.4V （b）1.4V （c）2V （d）2.4V5.TTL與非門輸入短路電流IIS的參數(shù)規(guī)范值是 C 。（a）20A （b）40A （c）

9、1.6mA （d）16mA6.TTL與非門高電平輸入電流IIH的參數(shù)規(guī)范值是 B 。（a）20A （b）40A （c）1.6mA （d）16mA7.TTL與非門低電平輸出電流IOL的參數(shù)規(guī)范值是 D 。（a）20A （b）40A （c）1.6mA （d）16mA8.TTL與非門高電平輸出電流IOH的參數(shù)規(guī)范值是 B 。（a）200A （b）400A （c）800A （d）1000A9.某集成電路封裝內(nèi)集成有4個與非門，它們輸出全為高電平時，測得5V電源端的電流為8mA，輸出全為0時，測得5V電源端的電流為16mA，該TTL與非門的功耗為 C mW。（a）30 （b）20 （c）15 （d）10

10、10.TTL電路中， B 能實現(xiàn)“線與”邏輯。（a）異或門 （b）OC門 （c）TS門 （d）與或非門二、填空題（請在空格中填上合適的詞語，將題中的論述補充完整）1.二極管最重要的特性是 單向?qū)щ?。2.邏輯電路中，電平接近于零時稱為 低電平 ，電平接近Vcc時稱為 高電平 。3.數(shù)字電路中，三極管工作于 開關(guān) 狀態(tài)。4.三極管進入飽和后，若繼續(xù)增加IB，集電極電流IC 減小 。5.在三極管c、b極間并接 肖特基二極管 ，可提高三極管開關(guān)速度。試分析TTL非門輸入端接法如下時，相當(dāng)于接什么電平？（1）（a）接地；（b）接低于0.8V的電壓；（c）接另一TTL電路的輸出低平（0.3V）。（2）（

11、a）懸空；（b）接高于2V的電壓；（c）接另一TTL電路的輸出高電平（3.6V）。解：（1）（a）、（b）、（c）中的輸入均小于TTL門的關(guān)門電平Uoff（UIILmax=0.8V），因此，相當(dāng)于接低電平。（2）（a）輸入端懸空，相當(dāng)于入端對地接無窮大電阻，它遠大于開門電阻RON，TTL門輸入懸空，相當(dāng)于接高電平；（b）、（c）中的輸入電壓大于或等于TTL門的開門電平Uon（UIHmin=2V），因此，相當(dāng)于接高電平。設(shè)計一個發(fā)光二極管（LED）驅(qū)動電路，設(shè)LED的參數(shù)為UF=2.2V，ID=10mA；若Vcc=5V，且當(dāng)LED發(fā)亮?xí)r，電路的輸出為低電平，選擇集成門電路的型號，并畫出電路圖。解

12、：根據(jù)題意，可畫電路圖（1）決定限流電阻R之值（取UOL=0.4V）R=103=240（2）選用門電路的型號：由于電路輸出為低電平時LED發(fā)光，要求所選門電路的IOLmax ID=10mA，可選74系列TTL門7404非門。一.選擇填空題（以下每小題后均給出了幾個可供選擇的答案，請選擇其中一個最合適的答案填入空格中）1.10-4線優(yōu)先編碼器允許同時輸入 D 路編碼信號。（a）1 （b）9 （c）10 （d）多2.74LS138有 B 個譯碼輸入端和 C 個譯碼輸出端。（a）1 （b）3 （c）8 （d）無法確定3.利用2個74LS138和1個非門，可以擴展得到1個 C 線譯碼器。（a）2-4

13、（b）3-8 （c）4-16 （d）無法確定4.用原碼輸出的譯碼器實現(xiàn)多輸出邏輯函數(shù)，需要增加若干個 B 。（a）非門 （b）與非門 （c）或門 （d）或非門5.七段譯碼器74LS138的輸入是4位 D ，輸出是 C 。（a）二進制碼 （b）七段碼 （c）七段反碼 （d）BCD碼6.多路數(shù)據(jù)選擇器MUX的輸入信號可以是 D 。（a）數(shù)字信號 （b）模擬信號 （c）數(shù)?；旌闲盘?（d）數(shù)字和模擬信號7.與4位串行進位加法器比較，使用超前進位全加器的目的是 C 。（a）完成自動加法進位 （b）完成4位加法 （c）提高運算速度 （d）完成4位串行加法8.功能塊電路內(nèi)部一般是由 C 組成。（a）單片M

14、SI （b）多片MSI （c）各種門電路 （d）無法確定9.某邏輯電路由一個功能塊電路組成，整體電路的邏輯功能與這個功能塊原來的邏輯功能 D 。（a）一定相同 （b）一定不同 （c）不一定相同 （d）無法確定二、填空題（請在空格中填上合適的詞語，將題中的論述補充完整）1.所謂組合邏輯電路是指：在任何時刻，邏輯電路的輸出狀態(tài)只取決于電路各 輸入信號 的組合，而與電路 原有狀態(tài) 無關(guān)。2.在分析門級組合電路時，一般需要先從 卡諾圖 寫出邏輯函數(shù)式。3.在設(shè)計門級組合電路時，一般需要根據(jù)設(shè)計要求列出 布爾表達式 ，再寫出邏輯函數(shù)式。4.要擴展得到1個6-64線譯碼器，需要 9 個74LS138。5.

15、基本譯碼電路除了完成譯碼功能外，還能實現(xiàn) 邏輯函數(shù)發(fā)生 和 DMUX 邏輯函數(shù)發(fā)生 和 DMUX 功能。試用譯碼器設(shè)計1位二進制數(shù)全減運算電路。解：本題的目的是練習(xí)用譯碼器實現(xiàn)多輸出邏輯電路。（1）規(guī)定邏輯變量設(shè)輸入邏輯變量Ai為被減數(shù)、Bi為減數(shù)、Ci-1為低位的借位，輸出邏輯函數(shù)Si為差、Ci為本級的借位輸出信號。根據(jù)設(shè)計要求寫出邏輯真值表。（2）設(shè)計電路由于本設(shè)計有Ai、Bi和Ci-1共3個輸入量，故選用3-8線譯碼器實現(xiàn)電器最為簡便。首先將輸出邏輯表達式寫為最小項和的形式Si=Ci=選用3-8線譯碼器74LS138和雙4輸入與非門74LS20實現(xiàn)的邏輯電路設(shè)計見圖，將Ai、Bi、Ci-

16、1接譯碼器的輸入A2A1A0，74LS138的輸出為低電平有效，故在輸出端接與非門。試設(shè)計一個碼制轉(zhuǎn)換電路。K為控制信號，K=0時，輸入DCBA為8421碼，輸出L3L2L1L0為循環(huán)碼。K=1時，輸入為循環(huán)碼，輸出S3S2S1S0為8421碼。解：（1）規(guī)定邏輯變量和列代碼轉(zhuǎn)換表當(dāng)控制量K=0時，輸入DCBA為8421碼，輸出L3L2L1L0為循環(huán)碼；當(dāng)控制量K=1時，輸入DCBA為循環(huán)碼，輸出S3S2S1S0為8421碼。列出代碼轉(zhuǎn)換表。（2）電路設(shè)計分析上述邏輯關(guān)系，電路可用2個功能電路實現(xiàn)。其一為最小項產(chǎn)生電路，用4-16線譯碼器74154實現(xiàn)較為方便；另一為控制、輸出電路，在控制信號

17、K作用下，輸出不同的碼制，選用SSI器件實現(xiàn)。將輸入輸出邏輯式用譯碼器的邏輯函數(shù)形式寫出。表和公式略簡述用譯碼器或多路選擇器實現(xiàn)組合邏輯電路的不同之處。答：不同器件都各具特點，如譯碼電路除具有譯碼功能外，還可實現(xiàn)多輸出邏輯函數(shù)的電路功能以及作為多路分配電路使用；多路選擇器可實現(xiàn)單輸出邏輯函數(shù)功能電路，還可將并行數(shù)據(jù)轉(zhuǎn)換為串行輸出。根據(jù)什么判斷簡單電路中的險象存在？答：方法如下：（1）代數(shù)法。代數(shù)法是通過電路的邏輯表達式來檢查電路中是否存在險象的方法。對于n個變量的邏輯表達式L=f(X1,X2，Xn)，當(dāng)任選其中n-1個輸入變量之值為0或1，使表達式僅為某一單變量X的函數(shù)，并可寫為L=XX或L=

18、X+X的形式時，可判定險象存在。（2）卡諾圖法。在卡諾圖中，某兩項所對應(yīng)的包圍圈存在相鄰而不相交的關(guān)系，則可判斷邏輯電路中存在險象。一.選擇填空題（以下每小題后均給出了幾個可供選擇的答案，請選擇其中一個最合適的答案填入空格中）1.兩個與非門構(gòu)成的基本RS觸發(fā)器，當(dāng)Q=1、Q=0時，兩個輸入信號R=1和S=1。觸發(fā)器的輸出Q會 B 。（a）變?yōu)? （b）保持1不變 （c）保持0不變 （d）無法確定2.同步RS觸發(fā)器的兩個輸入信號RS為00，要使它的輸出從0變成1，它的RS應(yīng)為 B 。（a）00 （b）01 （c）10 （d）113.基本RS觸發(fā)器的輸入直接控制其輸出狀態(tài)，所以它不能被稱為 C 觸

19、發(fā)器。（a）直接置1、清0 （b）直接置位、復(fù)位 （c）同步 （d）異步4.如果把D觸發(fā)器的輸出Q反饋連接到輸入D，則輸出Q的脈沖波形的頻率為CP脈沖頻率f的 D 。（a）二倍頻 （b）不變 （c）四分頻 （d）二分頻5.某觸發(fā)器的2個輸入X1、X2和輸出Q的波形如圖所示，試判斷它是 觸發(fā)器。（a）基本RS （b）JK （c）RS （d）D6.要使JK觸發(fā)器的輸出Q從1就成0，它的輸入信號JK就為 B 。（a）00 （b）01 （c）10 （d）無法確定7.如果把觸發(fā)器的JK輸入端接到一起，該觸發(fā)器就轉(zhuǎn)換成 B 觸發(fā)器。（a）D （b）T （c）RS （d）T8.如果觸發(fā)器的次態(tài)僅取決于CP

20、A 時輸入信號的狀態(tài)，就可以克服空翻。（a）上升（下降）沿 （b）高電平 （c）低電平 （d）無法確定二、填空題（請在空格中填上合適的詞語，將題中的論述補充完整）1.JK觸發(fā)器的特性方程為 Qn+1=JQn+KQn 。2.同步觸發(fā)器在一個CP脈沖高電平期間發(fā)生多次翻轉(zhuǎn)，稱為 空翻 。3.在時鐘脈沖CP=1期間，主從JK觸發(fā)器中主觸發(fā)器狀態(tài)只能變化一次的現(xiàn)象被稱為 一次翻轉(zhuǎn)現(xiàn)象（一次變化） 。4.維持阻塞D觸發(fā)器的狀態(tài)由CP上升沿D的狀態(tài)決定，所以它是 上升沿觸發(fā)器 。5.教材中介紹了兩種可防止空翻的觸發(fā)器是 主從RS觸發(fā)器 和 邊沿D觸發(fā)器 。6.利用串行輸入、并行輸出的移位寄存器可以方便的實

21、現(xiàn) 串并變換 。什么是觸發(fā)器的不定狀態(tài)，如何避免不定狀態(tài)的出現(xiàn)？答：基本RS觸發(fā)器中，當(dāng)R=0、S=0時，觸發(fā)器兩個輸出都為1，不再是互補關(guān)系，且在輸入低電平信號同時變?yōu)楦唠娖胶?，觸發(fā)器的狀態(tài)不能確定。此時稱為觸發(fā)器的不定狀態(tài)。在正常工作時，不允許輸入端R和S同時為0，即要求輸入信號遵守R+S=1的約束條件?？赏ㄟ^控制R、S輸入信號或選用其他無約束條件的觸發(fā)器。什么是觸發(fā)器的空翻現(xiàn)象，如何避免空翻？答：同步觸發(fā)器在CP=1期間，輸入信號都能影響觸發(fā)器的輸出狀態(tài)。這種觸發(fā)方式（稱電平觸發(fā)方式）中，在一個CP脈沖期間觸發(fā)器發(fā)生兩次或兩次以上翻轉(zhuǎn)的現(xiàn)象稱為空翻。在數(shù)字電路中，為保證電路穩(wěn)定可靠地工作

22、，要求一個CP脈沖期間，觸發(fā)器只能動作一次。為防止空翻，須對CP持續(xù)時間有嚴(yán)格規(guī)定或?qū)﹄娐方Y(jié)構(gòu)進行改進，如采用主從結(jié)構(gòu)觸發(fā)器或邊沿D觸發(fā)器等可克服空翻。一.選擇填空題（以下每小題后均給出了幾個可供選擇的答案，請選擇其中一個最合適的答案填入空格中）1.欲增加集成單穩(wěn)電路的延遲時間tw，可以 C 。（a）提高Vcc （b）降低Vcc （c）增大CX （d）減小RX2.為了檢測周期性復(fù)現(xiàn)的脈沖列中是否丟失脈沖或停止輸出脈沖，可用 A 電路。（a）可重觸發(fā)單穩(wěn) （b）單觸發(fā)單穩(wěn) （c）施密特觸發(fā)器 （d）555定時器3.順序加工控制系統(tǒng)的控制時序可用 B 電路實現(xiàn)。（a）施密特觸發(fā)器 （b）單穩(wěn)態(tài)觸發(fā)

23、器 （c）多諧振蕩器 （d）集成定時器4.在環(huán)形振蕩器中，為了降低振蕩頻率，通常在環(huán)形通道中串入 C 。（a）更多非門 （b）電感L （c）RC環(huán)節(jié) （d）大容量電容5.門電路與RC元件構(gòu)成的多諧振蕩器電路中，隨著電容C充電、放電，受控門的輸入電壓u1隨之上升、下降，當(dāng)u1達到 B 時，電路狀態(tài)迅速躍變。（a）Uoff （b）UT （c）Uon （d）UOH6.在對頻率穩(wěn)定性要求高的場合，普遍采用 D 振蕩器。（a）雙門RC （b）三門RC環(huán)形 （c）555構(gòu)成 （d）石英晶體7.555集成定時器構(gòu)成的施密特觸發(fā)器，當(dāng)電源電壓為15V時，其回差電壓UT值為 C 。（a）15V （b）10V （

24、c）5V （d）2.5V8.555集成定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器，其暫態(tài)時間tw= C 。（a）0.7RC （b）RC （c）1.1RC （d）1.4RC9.改變 D 之值不會影響555構(gòu)成單穩(wěn)態(tài)觸發(fā)器的定時時間tw。（a）電阻R （b）電容C （c）C-U端電位 （d）電源Vcc10.改變 A 值，不會改變555構(gòu)成的多諧振蕩器電路的振蕩頻率。（a）電源Vcc （b）電阻R1 （c）電阻R2 （d）GND二、填空題（請在空格中填上合適的詞語，將題中的論述補充完整）1.根據(jù)制作工藝的不同，集成施密特觸發(fā)器可分為 TTL 和 CMOS 兩大類。2.要消除脈沖頂部和底部的干擾信號，可用 施密特觸發(fā)器

25、 電路。3. 脈沖整形 電路能把幅度滿足要求的不規(guī)則波形變換成前后沿陡峭的矩形波。4.TTL與非門構(gòu)成的微分單穩(wěn)電路中，若出現(xiàn)tw1tw時，可采用 微分 電路解決。5.TTL集成單穩(wěn)態(tài)電路中，定時元件RX取值范圍為 ，CX取值范圍為 ，暫穩(wěn)時間tw的范圍為 0.7RX CX 。6.CMOS精密單穩(wěn)中，定時元件RX、CX可在 范圍選擇，定時時間tw的范圍為 。7.門電路和定時元件RC構(gòu)成的振蕩電路中，隨著電容C的充電、放電，是路不停地在兩個 態(tài)之間轉(zhuǎn)換，產(chǎn)生 波。8.RC振蕩器的頻率穩(wěn)定性僅為 10-5 ，而石英晶體振蕩器的頻率穩(wěn)定性可達 10-610-8 。試用集成定時器555設(shè)計一個100H

26、Z，占空比為60%的方波發(fā)生器。解：T0=t1+t2=0.7+0.7=0.7(R1+2R2)C=0.01s 占空比q=0.6 由得70（R1+2R2）C=ls 由得R2=2 R1 取C=1F，再將代入得R1=2.86k， R2=5.72k。一.選擇填空題（以下每小題后均給出了幾個可供選擇的答案，請選擇其中一個最合適的答案填入空格中）1.從電路結(jié)構(gòu)上看，時序電路必須含有 B 。（a）門電路 （b）存儲電路 （c）RC電路 （d）譯碼電路2.下面描述同一邏輯電路內(nèi)、外輸入輸出邏輯關(guān)系的方程中， C 表明該電路為時序邏輯電路。（a）Z（tn）=FX(tn),Q(tn) （b）W(tn)=HX(tn)

27、,Q(tn)（c）Q(tn+1)=GW(tn),Q(tn) （d）Y(tn)=GX(tn),Q(tn)3.時序電路的邏輯功能不能單由 A 來描述。（a）時鐘方程 （b）狀態(tài)方程 （c）狀態(tài)轉(zhuǎn)換表 （d）狀態(tài)轉(zhuǎn)換圖4.每經(jīng)十個CP脈沖狀態(tài)循環(huán)一次的計數(shù)電路，知其有效狀態(tài)中的最大數(shù)為1100，則欠妥的描述是 D 。（a）模10計數(shù)器 （b）計數(shù)容量為10 （c）十進制計數(shù)器 （d）十二進制計數(shù)器5.欲把36kHz的脈沖信號變?yōu)?Hz的脈沖信號，若采用十進制集成計數(shù)器，則各級的分頻系數(shù)為 B 。（a）（3，6，10，10，10） （b）（4，9，10，10，10）（c）（3，12，10，10，10）

28、 （d）（6，3，10，10，10）6.用集成計數(shù)器設(shè)計n進制計數(shù)器時，不宜采用 D 方法。（a）置最小數(shù) （b）反饋復(fù)位 （c）反饋預(yù)置 （d）時鐘禁止7.欲把一脈沖信號延遲8個TCP后輸出，宜采用 C 電路。（a）計數(shù)器 （b）分頻器 （c）移位寄存器 （d）脈沖發(fā)生器8.欲把并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)，可用 C 。（a）計數(shù)器 （b）分頻器 （c）移位寄存器 （d）脈沖發(fā)生器二、填空題（請在空格中填上合適的詞語，將題中的論述補充完整）1.全同步集成計數(shù)器是指除構(gòu)成計數(shù)器的所有觸發(fā)器公司同一CP源外，其他任何操作都必須借助于 的計數(shù)器。2.用集成計數(shù)器實現(xiàn)任意進制時，采用 N進制 控制計數(shù)循環(huán)

29、的方法實現(xiàn)的電路工作較為可靠。3.用 異步操作 控制計數(shù)循環(huán)的方法實現(xiàn)任意進制計數(shù)電路時存在瞬態(tài)。4.X進制計數(shù)電路中，若所有Q同時輸出，則為 功能；若僅由最高位輸出，則為 功能。5. 的計數(shù)器稱為可逆計數(shù)器。6.首尾相連的n位移位寄存器被稱為 寄存器，其工作循環(huán)的獨立狀態(tài)數(shù)為 。7.n位移位寄存器最高位Qn-1取非后再反饋到串行數(shù)據(jù)輸入DSR，被稱為 寄存器，其工作循環(huán)的獨立狀態(tài)數(shù)為 。8.順序脈沖分配器分為 型和 型。現(xiàn)有異步十進制加法集成計數(shù)器74290，要求（1）試用74290設(shè)計5421碼十進制計數(shù)器；（2）列出計數(shù)器態(tài)序表；（3）畫出各Q的波形圖。解：本題的目的是讓學(xué)習(xí)者了解742

30、90構(gòu)成十進制計數(shù)器的另一種方法，了解5421BCD碼，認(rèn)識其計數(shù)態(tài)序表和工作波形圖。（1）只要將外CP送入74290的CP1，而將Q3接到CP0，即可構(gòu)成5421 BCD計數(shù)器，電路邏輯圖如圖。此時，其輸出高低位順序與前不同，為Q0Q3Q2Q1，如外端子標(biāo)注Q3Q2Q1Q0。（2）計數(shù)態(tài)序表CPQ3 Q2 Q1 Q001234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 01 0 0 01 0 0 11 0 1 01 0 1 11 1 0 0（3）5421 BCD計數(shù)器的波形如圖。試用同步十進制集成計數(shù)器74160設(shè)計同步六十進制計數(shù)器。解：本題的目的是為了進

31、一步練習(xí)用M進制集成計數(shù)器增模設(shè)計NM的任意進制計數(shù)器時，級間連接（控制）方式。（1）N=60=610=N2N；（2）LD2=Q6Q4CO1，D6D5D4=S0=000，（N1=10，自然完成十進制，無需控制）。（3）畫邏輯圖一.選擇填空題（以下每小題后均給出了幾個可供選擇的答案，請選擇其中一個最合適的答案填入空格中）1.半導(dǎo)體存儲器可分為 a 和 c 兩大類。（a）RAM （b）DRAM （c）ROM （d）EPROM2.隨機存儲器可分為 a 和 c 兩大類。（a）SRAM （b）ROM （c）DRAM （d）EPROM3.小容量RAM內(nèi)部存儲矩陣的字?jǐn)?shù)與外部地址線數(shù)n的關(guān)系一般為 a 。（

32、a）2n （b）22n （c）22n （d）2n4.采用雙地址譯碼且分時送入行和列地址信號DRAM內(nèi)部存儲矩陣的字?jǐn)?shù)與外部地址線數(shù)n的關(guān)系一般為 。（a）2n （b）22n （c）22n （d）2n5.用1M4的DRAM芯片通過 D 擴展可以獲得4M8的存儲器。（a）位 （b）字 （c）復(fù)合 （d）位或字6.27系列EPROM存儲的數(shù)據(jù)是 c 可擦除的。（a）不 （b）電 （c）紫外線 （d）融斷器7.采用浮柵技術(shù)的EPROM中存儲的數(shù)據(jù)是 b 可擦除的。（a）不 （b）紫外線 （c）電 （d）高壓電8.電可擦除的PROM器件是 b 。（a）EPROM （b）E2PROM （c）PLA （d）

33、PAL9.ROM可以用來存儲程序、表格和大量固定數(shù)據(jù)，但它不可以用來實現(xiàn) B 。（a）代碼轉(zhuǎn)換 （b）邏輯函數(shù) （c）乘法運算 （d）計數(shù)器10.若停電數(shù)分鐘后恢復(fù)供電， C 中的信息能夠保持不變。（a）RAM （b）COMP （c）ROM （d）MUX二、填空題（請在空格中填上合適的詞語，將題中的論述補充完整）1.PLA、PAL和GAL這一類半定制芯片稱為 可編程 邏輯器件。2.PROM實質(zhì)上是一種可編程邏輯器件，因此可用陣列圖來描述它。它的與陣列（地址譯碼器）是 的，它的或陣列是 的。3.PAL是一種陣列型的低密度可編程邏輯器件，它的與陣列是 可編程 的，它的或陣列是 固定 的。4.GAL

34、與PAL的最大區(qū)別是：它的每一個輸出端上都有一個 宏單元 。5.GAL采用 電可擦除CMOS 技術(shù)，因此無需紫外線照射即可隨時進行修改邏輯。6.已學(xué)過的2種高密度可編程邏輯器件是 PAL 和 GAL 。7.具有硬件加密功能的高密度可編程邏輯器件是 HDPLD 。8.基于SRAM結(jié)構(gòu)的高密度可編程邏輯器件是 HDPLD 。9.一旦斷電，就會丟失所有的邏輯功能的高密度可編程邏輯器件是 。10.現(xiàn)代數(shù)字系統(tǒng)設(shè)計一般采用 自上而下 的模塊化設(shè)計方法。存儲容量為5124、8K8和256K1的SRAM各有多少根外部地址線和數(shù)據(jù)線？解：本題的目的是搞清RAM存儲容量與外地址線和數(shù)據(jù)線數(shù)的關(guān)系，常用的方法是先

35、把存儲容量改寫成2nm的形式，則對一般較小容量SRAM，地址線數(shù)為n、數(shù)據(jù)線數(shù)為m。本題各RAM外部地址線和數(shù)據(jù)線數(shù)如表所示RAM地址線數(shù)（n）數(shù)據(jù)線數(shù)（m）5124948K8138256K1181DRAM4164有2根片選線（RAS和CAS）、8根地址線和1根數(shù)據(jù)線。請判斷它的存儲容量為多少？解：本題的目的是搞清復(fù)用地址線的DRAM存儲容量與外地址線和數(shù)據(jù)線數(shù)的關(guān)系。對一般DRAM，由于存儲容量較大，地址線采用復(fù)用方式，存儲容量與地址線和數(shù)據(jù)線數(shù)的關(guān)系為：存儲容量=22nm。故4164的存儲容量=2161=64K1。試提出數(shù)字頻率計的三種設(shè)計方案，比較各種方案的特點。如果用HDPLD來實現(xiàn)，

36、設(shè)計方案是最佳嗎？簡述理由。答：如果是考慮本課程已經(jīng)學(xué)過的內(nèi)容，數(shù)字頻率計的三種設(shè)計方案為（1）以門電路和觸發(fā)器等小規(guī)模集成電路為主的設(shè)計方案；（2）以計數(shù)器、譯碼器等中規(guī)模集成電路為主的設(shè)計方案；（3）以HDPLD、FPGA等高密度可編程邏輯電路為主的設(shè)計方案，特點是IC數(shù)量少、設(shè)計周期短。比較以上方案，顯然用HDPLD來實現(xiàn)的設(shè)計方案是最佳。但是如果用數(shù)字頻率計專用集成電路來設(shè)計，方案可能會更好，這顯然已超過了本課程的范圍。一.選擇填空題（以下每小題后均給出了幾個可供選擇的答案，請選擇其中一個最合適的答案填入空格中）1.與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點是消除了 A 對轉(zhuǎn)換精度的影響。（a）網(wǎng)絡(luò)電阻精度 （b）模擬開關(guān)導(dǎo)通電阻（c）電流建立時間 （d）加法器2.集成D/A轉(zhuǎn)換器不可以用來