基本門(mén)電路和數(shù)值比較器的設(shè)計(jì)

1、長(zhǎng)沙理工大學(xué)長(zhǎng)沙理工大學(xué) 計(jì)算機(jī)硬件綜合課程設(shè)計(jì)報(bào)告計(jì)算機(jī)硬件綜合課程設(shè)計(jì)報(bào)告 基本門(mén)電路基本門(mén)電路 和數(shù)值比較器的設(shè)計(jì)和數(shù)值比較器的設(shè)計(jì) 呂健輝呂健輝 學(xué)學(xué) 院院 計(jì)算機(jī)與通信工程計(jì)算機(jī)與通信工程 專專 業(yè)業(yè) 計(jì)算機(jī)科學(xué)與技術(shù)計(jì)算機(jī)科學(xué)與技術(shù) 班班 級(jí)級(jí) 085010502 學(xué)學(xué) 號(hào)號(hào) 200550080232 學(xué)生姓名學(xué)生姓名 呂健輝呂健輝 指導(dǎo)教師指導(dǎo)教師 肖曉麗肖曉麗 課程成績(jī)課程成績(jī) 完成日期完成日期 2008 年年 1 月月 18 日日 課程設(shè)計(jì)任務(wù)書(shū)課程設(shè)計(jì)任務(wù)書(shū) 計(jì)算機(jī)與通信工程學(xué)院 計(jì)算機(jī)科學(xué)與技術(shù)專業(yè) 課程名稱 計(jì)算機(jī)組成原理 課程設(shè)計(jì) 時(shí)間 20072008 學(xué)年第一學(xué)期

2、 1920 周 學(xué)生姓名呂健輝指導(dǎo)老師肖曉麗 題 目基本門(mén)電路和數(shù)值比較器的設(shè)計(jì) 主要內(nèi)容：利用 vhdl 設(shè)計(jì)基本門(mén)電路和數(shù)值比較電路模塊，并使用 eda 工具對(duì)各模塊進(jìn)行仿真驗(yàn)證?；鹃T(mén)電路模塊中包含與門(mén)、或門(mén)、異或門(mén)等 6 個(gè)基本電路。數(shù)值比較器模塊用來(lái)實(shí)現(xiàn)兩個(gè)數(shù)值比較，結(jié)果用特定的二進(jìn)制編 碼來(lái)表示 1。 要求： （1）通過(guò)設(shè)計(jì)計(jì)算機(jī)各組成部件的器件、設(shè)計(jì)指令系統(tǒng)及對(duì)應(yīng)的模型機(jī)、做復(fù) 雜模型機(jī)的實(shí)驗(yàn), cpu 系統(tǒng)與存儲(chǔ)器擴(kuò)展設(shè)計(jì)、接口技術(shù)應(yīng)用設(shè)計(jì)等課題，掌握 計(jì)算機(jī)組成和接口技術(shù)的基本分析方法和設(shè)計(jì)方法,加深和鞏固對(duì)理論教學(xué)和實(shí) 驗(yàn)教學(xué)內(nèi)容的掌握，進(jìn)一步建立計(jì)算機(jī)系統(tǒng)整體概念，初步掌

3、握微機(jī)硬件開(kāi)發(fā) 方法，為以后進(jìn)行實(shí)際的計(jì)算機(jī)軟、硬件應(yīng)用開(kāi)發(fā)打下良好的基礎(chǔ)。 （2）熟練操作設(shè)計(jì)所用的軟硬件系統(tǒng)：tdn-cm+實(shí)驗(yàn)系統(tǒng)或 eda 軟件。 （3）按要求編寫(xiě)課程設(shè)計(jì)報(bào)告，正確繪制程序流程圖、實(shí)驗(yàn)接線圖等，正確闡 述設(shè)計(jì)原理、方法和實(shí)驗(yàn)結(jié)果。 （4）通過(guò)課程設(shè)計(jì)培養(yǎng)學(xué)生嚴(yán)謹(jǐn)?shù)目茖W(xué)態(tài)度，認(rèn)真地工作作風(fēng)和團(tuán)隊(duì)協(xié)作精神。 （5）在老師的指導(dǎo)下，要求每個(gè)學(xué)生獨(dú)立完成課程設(shè)計(jì)報(bào)告的全部?jī)?nèi)容。 應(yīng)當(dāng)提交的文件： （1）課程設(shè)計(jì)報(bào)告。 （2）課程設(shè)計(jì)附件（源程序、各類(lèi)圖紙、實(shí)驗(yàn)數(shù)據(jù)、運(yùn)行截圖等 1） 。 課程設(shè)計(jì)成績(jī)?cè)u(píng)定課程設(shè)計(jì)成績(jī)?cè)u(píng)定 學(xué)學(xué) 院院 計(jì)算機(jī)與通信工程計(jì)算機(jī)與通信工程 專專 業(yè)業(yè)

4、 計(jì)算機(jī)科學(xué)與技術(shù)計(jì)算機(jī)科學(xué)與技術(shù) 班班 級(jí)級(jí) 計(jì)計(jì) 05-0205-02 學(xué)學(xué) 號(hào)號(hào) 200550080232200550080232 學(xué)生姓名學(xué)生姓名 呂健輝呂健輝 指導(dǎo)教師指導(dǎo)教師 肖曉麗肖曉麗 課程成績(jī)課程成績(jī) 完成日期完成日期 2008.1.182008.1.18 指導(dǎo)教師對(duì)學(xué)生在課程設(shè)計(jì)中的評(píng)價(jià)指導(dǎo)教師對(duì)學(xué)生在課程設(shè)計(jì)中的評(píng)價(jià) 評(píng)分項(xiàng)目?jī)?yōu)良中及格不及格 課程設(shè)計(jì)中的創(chuàng)造性成果 學(xué)生掌握課程內(nèi)容的程度 課程設(shè)計(jì)完成情況 課程設(shè)計(jì)動(dòng)手 能力 文字表達(dá) 學(xué)習(xí)態(tài)度 規(guī)范要求 課程設(shè)計(jì)論文的質(zhì)量 指導(dǎo)教師對(duì)課程設(shè)計(jì)的評(píng)定意見(jiàn)指導(dǎo)教師對(duì)課程設(shè)計(jì)的評(píng)定意見(jiàn) 綜合成績(jī) 指導(dǎo)教師簽字 年 月 日 基

5、本門(mén)電路基本門(mén)電路 和數(shù)值比較器的設(shè)計(jì)和數(shù)值比較器的設(shè)計(jì) 學(xué)生姓名：呂健輝學(xué)生姓名：呂健輝 指導(dǎo)老師：肖曉麗指導(dǎo)老師：肖曉麗 摘摘 要要 系統(tǒng)采用 eda 技術(shù)設(shè)計(jì)基本門(mén)電路和數(shù)值比較器中的兩個(gè)部分，基本門(mén)電路 模塊中包含與門(mén)、或門(mén)、異或門(mén)等 6 個(gè)基本電路。數(shù)值比較器模塊用來(lái)實(shí)現(xiàn)兩個(gè)數(shù)值 比較，結(jié)果用特定的二進(jìn)制編碼來(lái)表示。系統(tǒng)采用硬件描述語(yǔ)言 vhdl 把電路按模塊 化方式進(jìn)行設(shè)計(jì)，然后進(jìn)行編程、時(shí)序仿真等。各個(gè)模塊的結(jié)構(gòu)簡(jiǎn)單，使用方便，具 有一定的應(yīng)用價(jià)值。 關(guān)鍵字關(guān)鍵字 門(mén)電路；eda；vhdl；數(shù)值比較 目錄目錄 1 引 言 .1 1.1 設(shè)計(jì)的目的 .1 1.2 設(shè)計(jì)的基本內(nèi)容 .

6、1 2 eda、vhdl 簡(jiǎn)介.1 2.1 eda 技術(shù).1 2.2 硬件描述語(yǔ)言vhdl .2 3 設(shè)計(jì)規(guī)劃過(guò)程 .4 3.1 基本門(mén)電路工作原理.4 3.2 數(shù)值比較器的工作原理.4 3.3 課程設(shè)計(jì)中各個(gè)模塊的設(shè)計(jì).5 結(jié)束語(yǔ) .9 參考文獻(xiàn) .11 附錄 .12 1 引引 言言 20世紀(jì)60年代初，美國(guó)德克薩斯儀器公司ti（texas instruments）將各種基本邏 輯電路以及連線制作在一片體積很小的硅片上，經(jīng)過(guò)封裝后提供給用戶使用，這就是 集成電路。從先前的采用半導(dǎo)體技術(shù)實(shí)現(xiàn)的計(jì)算機(jī)到現(xiàn)在廣泛應(yīng)用的采用高集成度芯 片實(shí)現(xiàn)的計(jì)算機(jī)?；鹃T(mén)電路和數(shù)值比較器作為計(jì)算機(jī)原理中的一個(gè)元件

7、，因而成為 深入研究和了解基本邏輯電路的基石。本設(shè)計(jì)主要介紹的是一個(gè)基于超高速硬件描述 語(yǔ)言vhdl對(duì)基本門(mén)電路和數(shù)值比較器電路進(jìn)行編程實(shí)現(xiàn)。 1.1 設(shè)計(jì)的目的設(shè)計(jì)的目的 本次設(shè)計(jì)的目的就是在掌握 eda 實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的初步使用基礎(chǔ)上，深入了解計(jì)算 機(jī)組成的一些基本原理。并以計(jì)算機(jī)組成原理為指導(dǎo)，掌握計(jì)算機(jī)基本門(mén)電路和數(shù)值 比較器電路的設(shè)計(jì)方法和思想。通過(guò)學(xué)習(xí)的 vhdl 語(yǔ)言結(jié)合所學(xué)的計(jì)算機(jī)組成原理知 識(shí)，理論聯(lián)系實(shí)際，提高 ic 設(shè)計(jì)能力，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問(wèn)題的獨(dú)立工 作能力。 1.2 設(shè)計(jì)的基本內(nèi)容設(shè)計(jì)的基本內(nèi)容 利用 vhdl 設(shè)計(jì)基本門(mén)電路和數(shù)值比較電路模塊，并使用 e

8、da 工具對(duì)各模塊進(jìn)行 仿真驗(yàn)證。基本門(mén)電路模塊中包含與門(mén)、或門(mén)、異或門(mén)等 6 個(gè)基本電路。數(shù)值比較器 模塊用來(lái)實(shí)現(xiàn)兩個(gè)數(shù)值比較，結(jié)果用特定的二進(jìn)制編碼來(lái)表示。 2 eda、vhdl 簡(jiǎn)介簡(jiǎn)介 2.1 eda 技術(shù)技術(shù) eda 是電子設(shè)計(jì)自動(dòng)化（electronic design automation）的縮寫(xiě)，在 20 世紀(jì) 90 年代初從計(jì)算機(jī)輔助設(shè)計(jì)（cad） 、計(jì)算機(jī)輔助制造（cam） 、計(jì)算機(jī)輔助測(cè)試 （cat）和計(jì)算機(jī)輔助工程（cae）的概念發(fā)展而來(lái)的。eda 技術(shù)就是以計(jì)算機(jī)為工 具，設(shè)計(jì)者在 eda 軟件平臺(tái)上，用硬件描述語(yǔ)言 hdl 完成設(shè)計(jì)文件，然后由計(jì)算機(jī) 自動(dòng)地完成邏輯編

9、譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定 目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。eda 技術(shù)的出現(xiàn)，極大地提高了 電路設(shè)計(jì)的效率和可*性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。 2.2 硬件描述語(yǔ)言硬件描述語(yǔ)言vhdl vhdl 的簡(jiǎn)介的簡(jiǎn)介 vhdl 語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。它在 80 年代的后期出現(xiàn)。最初是由 美國(guó)國(guó)防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的一種使用范圍較 小的設(shè)計(jì)語(yǔ)言 。但是，由于它在一定程度上滿足了當(dāng)時(shí)的設(shè)計(jì)需求，于是他在 1987 年成為 a i/ieee 的標(biāo)準(zhǔn)（ieee std 1076-1987） 。1993 年更進(jìn)一步修訂，變

10、得更加完 備，成為 a i/ieee 的 a i/ieee std 1076-1993 標(biāo)準(zhǔn)。目前，大多數(shù)的 cad 廠商出品 的 eda 軟件都兼容了這種標(biāo)準(zhǔn)。vhdl 的英文全寫(xiě)是：vhsic（very high eed integrated circuit）hardware descriptiong language.翻譯成中文就是超高速集成 電路硬件描述語(yǔ)言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。目前，它在中國(guó) 的應(yīng)用多數(shù)是用在 fpga/cpld/epld 的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也 被用來(lái)設(shè)計(jì) asic。 vhdl 語(yǔ)言的特點(diǎn)語(yǔ)言的特點(diǎn) 應(yīng)用 vhdl 進(jìn)行系

11、統(tǒng)設(shè)計(jì)，有以下幾方面的特點(diǎn)： （一）功能強(qiáng)大。 vhdl 具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)。它可以用明確的代碼描述復(fù)雜的控制邏輯設(shè)計(jì)。 并且具有多層次的設(shè)計(jì)描述功能，支持設(shè)計(jì)庫(kù)和可重復(fù)使用的元件生成。vhdl 是一 種設(shè)計(jì)、仿真和綜合的標(biāo)準(zhǔn)硬件描述語(yǔ)言。 （二）可移植性。 vhdl 語(yǔ)言是一個(gè)標(biāo)準(zhǔn)語(yǔ)言，其設(shè)計(jì)描述可以為不同的 eda 工具支持。它可以從 一個(gè)仿真工具移植到另一個(gè)仿真工具，從一個(gè)綜合工具移植到另一個(gè)綜合工具，從一 個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)。此外，通過(guò)更換庫(kù)再重新綜合很容易移植為 asic 設(shè)計(jì)。 （三）獨(dú)立性。 vhdl 的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān)。設(shè)計(jì)者可以不懂硬件的

12、結(jié) 構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。程序設(shè)計(jì)的硬件 目標(biāo)器件有廣闊的選擇范圍，可以是各系列的 cpld、fpga 及各種門(mén)陣列器件。 （四）可操作性。 由于 vhdl 具有類(lèi)屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)，在不改 變?cè)闯绦虻臈l件下，只需改變端口類(lèi)屬參量或函數(shù)，就能輕易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié) 構(gòu)。 （五）靈活性。 vhdl 最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，有著豐富的仿真語(yǔ)句和庫(kù)函數(shù)。使 其在任何大系統(tǒng)的設(shè)計(jì)中，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。所以，即使在原離門(mén)級(jí)的高 層次（即使設(shè)計(jì)尚未完成時(shí)），設(shè)計(jì)者就能夠?qū)φ麄€(gè)工程設(shè)計(jì)的結(jié)構(gòu)和功能的可行性 進(jìn)行查驗(yàn)，并做出

13、決策。 vhdl 的設(shè)計(jì)流程的設(shè)計(jì)流程 用高級(jí)語(yǔ)言設(shè)計(jì)電路的流程： 在用高級(jí)語(yǔ)言來(lái)設(shè)計(jì)電路時(shí),主要的過(guò)程是這樣的： （1）使用文本編輯器輸入設(shè)計(jì)源文件(你可以使用任何一種文本編輯器。但是， 為了提高輸入的效率，你可以用某些專用的編輯器，如：hdl editor，tubor writer 或 者一些 eda 工具軟件集成的 hdl 編輯器)。 （2）使用編譯工具編譯源文件。hdl 的編譯器有很多，active 公司， modelsim 公司，synplicity 公司，synopsys 公司，veribest 公司等都有自 己的編譯器。 （3）功能仿真。對(duì)于某些人而言，仿真這一步似乎是可有可無(wú)的

14、。但是對(duì)于一個(gè) 可靠的設(shè)計(jì)而言，任何設(shè)計(jì)最好都進(jìn)行仿真，以保證設(shè)計(jì)的可靠性。另外，對(duì)于作為 一個(gè)獨(dú)立的設(shè)計(jì)項(xiàng)目而言，仿真文件的提供足可以證明你設(shè)計(jì)的完整性。 （4）綜合。綜合的目的是在于將設(shè)計(jì)的源文件由語(yǔ)言轉(zhuǎn)換為實(shí)際的電路。這一部 分的最終目的是生成門(mén)電路級(jí)的網(wǎng)表（netlist） 。 （5）布局、布線。這一步的目的是生成用于編程 programming 的編程文件。 在這一步，將用到第（4）步生成的網(wǎng)表并根據(jù) cpld/fpg 廠商的器件容量，結(jié)構(gòu)等進(jìn) 行布局、布線。這就好像在設(shè)計(jì) pcb 時(shí)的布局布線一樣。先將各個(gè)設(shè)計(jì)中的門(mén)根據(jù)網(wǎng) 表的內(nèi)容和器件的結(jié)構(gòu)放在器件的特定部位。然后，在根據(jù)網(wǎng)表中

15、提供的各門(mén)的連接， 把各個(gè)門(mén)的輸入輸出連接起來(lái)。最后，生成一個(gè)供編程的文件。這一步同時(shí)還會(huì)加一 些時(shí)序信息到你的設(shè)計(jì)項(xiàng)目中去，以便與你做后仿真。 （6）后仿真。這一步主要是為了確定你的設(shè)計(jì)在經(jīng)過(guò)布局布線之后，是不是還滿 足你的設(shè)計(jì)要求。如果設(shè)計(jì)的電路的時(shí)延滿足要求的話，則就編程了！ 3 設(shè)計(jì)規(guī)劃過(guò)程設(shè)計(jì)規(guī)劃過(guò)程 3.1 基本門(mén)電路工作原理基本門(mén)電路工作原理 使用 vhdl 中的關(guān)系運(yùn)算符實(shí)現(xiàn)各種門(mén)電路。門(mén)電路框圖如圖 3.1 所示。 logic inst a a b b clkclk key 5.0key 5.0 c c 圖圖 3.1 基本門(mén)電路框圖基本門(mén)電路框圖 3.2 數(shù)值比較器的工作原理

16、數(shù)值比較器的工作原理 利用 if_then_else 表達(dá)的 vhdl 順序語(yǔ)句的方式，描述了一個(gè)數(shù)值比較器的電 路行為，真值表如圖 3.2 所示，實(shí)驗(yàn)?zāi)K如圖 3.3 所示。結(jié)構(gòu)體中的 if 語(yǔ)句類(lèi)似于軟 件語(yǔ)言，比較符合人的思維，但寫(xiě)像 if 這樣的條件語(yǔ)句一定要注意條件的“完整性” 與“不完整性” ， “完整”指列出了條件的所有可能及其對(duì)應(yīng)的操作。完整的條件語(yǔ)句 只能構(gòu)成組合邏輯電路，不完整的條件語(yǔ)句將引進(jìn)寄存器，從而構(gòu)成時(shí)序電路。這兩 者無(wú)所謂對(duì)錯(cuò)，只是要根據(jù)自己的目的謹(jǐn)慎選擇。隨意寫(xiě)出的 if 或其他條件語(yǔ)句往往 使綜合結(jié)果與自己的本意相差甚遠(yuǎn)。 輸 入輸 出 a by1 y2 y3

17、 a b 1 0 0 a = b0 1 0 a b0 0 0 圖圖 3.2 輸入輸出關(guān)系輸入輸出關(guān)系 a3.0 b3.0 y1 y3 y2 圖圖 3.3 比較器的框圖比較器的框圖 3.3 課程設(shè)計(jì)中各個(gè)模塊的設(shè)計(jì)課程設(shè)計(jì)中各個(gè)模塊的設(shè)計(jì) 課程設(shè)計(jì)中各個(gè)模塊由 vhdl 實(shí)現(xiàn)后，利用 eda 工具對(duì)各模塊進(jìn)行了時(shí)序仿真 （timing simulation） ，其目的是通過(guò)時(shí)序可以更清楚的了解程序的工作過(guò)程。 1. 基本門(mén)電路模塊 基本門(mén)電路可由 vhdl 程序來(lái)實(shí)現(xiàn)，下面是其中的一段 vhdl 代碼： process(clk,key) begin if (key=111111) then cn

18、t01999999 then cnt0=0;temp=key; else cnt0cccccccb then -ab y1=1; y2=0; y3=0; elsif a=b then -a=b y1=0; y2=1; y3=0; elsif ab then -ab y1=0; y2=0; y3b,y1=1,y2=y3=0;當(dāng)輸入信號(hào) a=0,b=1 時(shí)，輸出為 ab,y1=0,y2=0,y3=1;當(dāng)輸入信號(hào) a=1,b=1 時(shí)，輸出信號(hào)為 a=b,y1=0,y2=1,y3=0。 數(shù)值比較器的引腳分配圖如圖 3.7 所示： 圖圖 3.7 數(shù)值比較器的引腳分配圖數(shù)值比較器的引腳分配圖 結(jié)束語(yǔ)結(jié)束語(yǔ)

19、 通過(guò)兩星期的緊張工作，最后完成了我的設(shè)計(jì)任務(wù)基于 vhdl 基本門(mén)電路和 數(shù)值比較器電路的設(shè)計(jì)。通過(guò)本次課程設(shè)計(jì)的學(xué)習(xí)，我深深的體會(huì)到設(shè)計(jì)課的重要性 和目的性所在。本次設(shè)計(jì)課不僅僅培養(yǎng)了我們實(shí)際操作能力，也培養(yǎng)了我們靈活運(yùn)用 課本知識(shí)，理論聯(lián)系實(shí)際，獨(dú)立自主的進(jìn)行設(shè)計(jì)的能力。它不僅僅是一個(gè)學(xué)習(xí)新知識(shí) 新方法的好機(jī)會(huì)，同時(shí)也是對(duì)我所學(xué)知識(shí)的一次綜合的檢驗(yàn)和復(fù)習(xí)，使我明白了自己 的缺陷所在，從而查漏補(bǔ)缺。希望學(xué)校以后多安排一些類(lèi)似的實(shí)踐環(huán)節(jié)，讓同學(xué)們學(xué) 以致用。 在設(shè)計(jì)中要求我要有耐心和毅力，還要細(xì)心，稍有不慎，一個(gè)小小的錯(cuò)誤就會(huì)導(dǎo) 致結(jié)果的不正確，而對(duì)錯(cuò)誤的檢查要求我要有足夠的耐心，通過(guò)這次設(shè)

20、計(jì)和設(shè)計(jì)中遇 到的問(wèn)題，也積累了一定的經(jīng)驗(yàn)，對(duì)以后從事集成電路設(shè)計(jì)工作會(huì)有一定的幫助。在 應(yīng)用 vhdl 的過(guò)程中讓我真正領(lǐng)會(huì)到了其并行運(yùn)行與其他軟件（c 語(yǔ)言）順序執(zhí)行的 差別及其在電路設(shè)計(jì)上的優(yōu)越性。用 vhdl 硬件描述語(yǔ)言的形式來(lái)進(jìn)行數(shù)字系統(tǒng)的設(shè) 計(jì)方便靈活，利用 eda 軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生 的錯(cuò)誤，降低了開(kāi)發(fā)成本，這種設(shè)計(jì)方法必將在未來(lái)的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來(lái)越重 要的作用。 致謝致謝 本設(shè)計(jì)是在肖曉麗老師的精心指導(dǎo)和嚴(yán)格要求下完成的，從課題選擇到具體設(shè)計(jì) 和調(diào)試，都得到肖老師的悉心指導(dǎo)，無(wú)不凝聚著肖老師的心血和汗水，她多次為我指 點(diǎn)迷津，幫助我開(kāi)拓設(shè)計(jì)思路，精心點(diǎn)撥、熱忱鼓勵(lì)。她淵博的知識(shí)、開(kāi)闊的視野和 敏銳的思維給了我深深的啟迪。通過(guò)這次課程設(shè)計(jì)我從肖老師那學(xué)到不少有用的知識(shí)， 也積累了一定的電路設(shè)計(jì)的經(jīng)驗(yàn)。 參考文獻(xiàn)參考文獻(xiàn) 1潘松.vhdl 實(shí)用教程m.成都:電子科技大學(xué)出版社,2000 2 侯伯亨,顧新.vhdl 硬件描述語(yǔ)言及數(shù)字邏輯電路設(shè)