哈工大數(shù)電期末試題 答案

1、得分一、選擇與填空（共8分）1函數(shù)表達式y(tǒng)=，則其對偶式為（不必化簡）：y = 。2圖1-2為cmos工藝數(shù)字邏輯電路，寫出f的表達式：f= 。 圖1-2 圖1-33圖1-3為4位 （逐次逼近型、雙積分型、流水線型）a/d轉(zhuǎn)換器的轉(zhuǎn)換示意圖，轉(zhuǎn)換結(jié)果為 。4對于一個8位d/a轉(zhuǎn)換器，若最小輸出電壓增量為0.01v，當輸入代碼為01001101時，輸出電壓uo= v，分辨率= 。5已知時鐘脈沖頻率為fcp，欲得到頻率為0.25fcp的矩形波，哪種電路一定無法實現(xiàn)該功能（ ）a四進制計數(shù)器； b四位二進制計數(shù)器；c單穩(wěn)態(tài)觸發(fā)器； d施密特觸發(fā)器。6某eprom有8條數(shù)據(jù)線，10條地址線，其存儲容量

2、為 字節(jié)。一、（8分）每空1分1. ； 2. 或； 3. 逐次逼近型，0101；4. 0.77v，或0.0039； 5. d； 6. 210得分二、回答下列問題（共10分）1電路如圖2-1所示。，r取值合適，寫出f的表達式（不必化簡）。圖2-1解： 3分2卡諾圖化簡：，約束條件為：解：2分1分3在圖2-3中，用一片74ls160和一片74ls161，配合必要的邏輯門電路，構(gòu)成128進制計數(shù)器。要求：使用置數(shù)方式，且74ls160為低位芯片，74ls161為高位芯片。圖2-3解：4分得分三、(10分)一個保險箱有3個按鍵，當3個鍵都不按下時，保險箱關(guān)閉，不報警；當只有一個按鍵按下時，保險箱仍關(guān)閉

3、，但報警；當有2個按鍵按下時，保險箱打開，不報警；當三個按鍵同時按下時，保險箱打開，但要報警。試設(shè)計此邏輯電路。要求：輸入變量為a、b、c，按鍵按下取值為“1”，否則取值為“0”。輸出變量分別為保險箱開鎖信號x和報警信號y，保險箱打開時x=1，關(guān)閉時x=0；報警時y=1，不報警時y=0。1列寫真值表，并用輸入變量a, b, c最小項和的形式分別表示輸出x和y（按照abc的順序確定最小項下標）；2在圖3(a)中，用最小項譯碼器74ls138和與門實現(xiàn)該邏輯電路；3在圖3(b)中，用雙4選1數(shù)據(jù)選擇器74ls153和非門實現(xiàn)該邏輯電路（要求變量a, b接入選擇變量輸入端）。 圖3(a) 圖3(b)

4、三、（10分）1. 真值表2分abcxy00000001010100101110100011011011010111111分1分2.3分 3. 3分 得分四、(8分)電路如圖4所示，設(shè)電路均為ttl工藝，74ls85為四位數(shù)碼比較器。其中a4和b4為高位；當a4a3a2a1=b4b3b2b1時，ya=b=1，否則ya=b=0。 1說明虛線框中電路作為獨立電路模塊時的功能；2若希望以q4q3q2q1作為輸出，電路構(gòu)成七進制計數(shù)器，則i4 i3 i2 i1應(yīng)取多少？并畫出完整的狀態(tài)轉(zhuǎn)換圖，判斷電路能否自啟動。圖4四、（8分）1. 十六進制異步減法計數(shù)器2分2. 若i4i3i2i1 =10012分則

5、當a4a3a2a1為1001時，計數(shù)器異步清零。狀態(tài)1001不能穩(wěn)定存在，不是有效狀態(tài)。故該電路有7個有效狀態(tài)，為七進制減法計數(shù)器。其狀態(tài)轉(zhuǎn)換圖為3該電路可以自啟動。1得分五、由中規(guī)模16進制加法計數(shù)器74ls163和2/8分頻異步計數(shù)器74ls93構(gòu)成的電路如圖5所示。(10分)1給出虛線框內(nèi)電路中74ls163的輸出qd qc qb qa的完整狀態(tài)轉(zhuǎn)換表和完整狀態(tài)轉(zhuǎn)換圖，并說明構(gòu)成幾進制計數(shù)器；2用d觸發(fā)器和必要的門電路實現(xiàn)虛框內(nèi)的電路功能，給出最簡與或形式的驅(qū)動方程即可，不必畫出電路圖；3若圖中時鐘cp的頻率為1792hz，計算74ls163的輸出qd的頻率和占空比；4分別計算圖中74l

6、s93的輸出和的頻率。圖5五、（10分）1. 3分狀態(tài)轉(zhuǎn)換表 14進制計數(shù)器。2. 3分狀態(tài)方程： 驅(qū)動方程：3.2分， 占空比d=50%。4. 2分；。得分六、(10分)由2/5分頻異步計數(shù)器74ls90和存儲器構(gòu)成的電路如圖6(a)所示。1畫出qdqcqbqa的狀態(tài)轉(zhuǎn)換圖（畫出正常計數(shù)循環(huán)內(nèi)的狀態(tài)即可）；2設(shè)初始時刻qdqcqb,qa=0 0 0 0 ，給定時鐘cp，d3、d2、d1、d0的波形如圖6(b)所示。請用a3、a2、a1、a0的與或標準型分別表示d3、d2、d1、d0（按a3a2a1a0的順序確定最小項編號），并在圖6(a)中畫出rom陣列中的存儲內(nèi)容。3圖6(a)中檢測電路的

7、輸入如圖6(b)所示，d3與d2，d1與d0分別為兩組方波信號，試設(shè)計該檢測電路，要求當x接d0、y接d1時，z穩(wěn)定后輸出為1；當x接d2，y接d3時，z穩(wěn)定后輸出為0。圖6(a)圖6(b)六、（10分）12分2. 6分 3 2分還有x、y顛倒，下降沿觸發(fā)也對得分七、（共6分）1請在圖7-1 中將下列verilog程序描述的邏輯電路圖補充完整。（3分）module circuit1(clk, dsr, q, qsr);input clk, dsr;output qsr;output4:1 q;reg 4:1 q;reg qsr;always (posedge clk)begin q1=dsr; 圖7-1q=q1;qsr= q4;endendmodule 2根據(jù)下面的verilog語言描述的電路功能，在圖7-2中畫出q的波形（設(shè)起始時刻q為高電平）。（3分） module circuit2(q, clk, rst);input rst, clk;output q;reg q;always (negdge clk)begin if(rst)q=0;else q=q;endendmodule圖7-2七、（6分）1. 3分2. 3分得分八、圖8所示是一個時鐘發(fā)生電路。設(shè)觸發(fā)器的