FPGA(EDA)課程設(shè)計(jì)——交通燈(附源代碼)

1、技術(shù)規(guī)范功能描述：實(shí)現(xiàn)一個(gè)由一條主干道和一條支干道的匯合點(diǎn)形成的十字路口的交通燈控制器，具體功能：(1) 主、支干道各設(shè)有一個(gè)綠、黃、紅指示燈，兩個(gè)顯示數(shù)碼管。(2) 主干道處于長(zhǎng)允許通行狀態(tài)，而支干道有車(chē)來(lái)時(shí)才允許通行。當(dāng)主干道允許通行亮綠燈時(shí)，支干道亮紅燈。而支干道允許通行亮綠燈時(shí)，主干道亮紅燈。(3) 當(dāng)主干道、支干道均有車(chē)時(shí)，兩者交替允許通行，主干道每次通行45 秒，支干道每次通行25 秒，在每次由綠燈向紅燈轉(zhuǎn)換的過(guò)程中，要亮5 秒的黃燈作為過(guò)渡，并進(jìn)行減計(jì)時(shí)顯示。ab45秒倒計(jì)時(shí)綠燈亮50秒倒計(jì)時(shí) 紅燈亮30秒? 紅燈亮25秒綠燈亮5秒黃5秒黃圖一：交通燈閃爍時(shí)序圖 每個(gè)周期結(jié)束時(shí)都

2、要進(jìn)行支干道是否有車(chē)的檢測(cè)，若有車(chē)則進(jìn)行下一個(gè)周期，若沒(méi)有，則主干道亮綠燈，支干道亮紅燈，直到檢測(cè)到支干道有車(chē)。系統(tǒng)總體框圖：根據(jù)設(shè)計(jì)要求和系統(tǒng)所具有的功能，并參考相關(guān)的文獻(xiàn)資料，經(jīng)行方案設(shè)計(jì)，可以畫(huà)出如下圖所示的交通信號(hào)燈控制器的系統(tǒng)框圖。數(shù)碼管位碼數(shù)碼管段碼led燈clkcarrst時(shí)鐘分頻模塊交通燈控制及計(jì)時(shí)模塊掃描顯示譯碼模塊 圖二：系統(tǒng)總體框圖i/o管腳的描述名稱(chēng)方向電平位寬功能 clkinput3.3v1系統(tǒng)時(shí)鐘信號(hào)（10khz） car input3.3v1檢測(cè)信號(hào)rst input3.3v1復(fù)位信號(hào)led output3.3v6led燈sel output3.3v7數(shù)碼管段碼

3、seg output3.3v4數(shù)碼管位碼 表一：系統(tǒng)總體i/o管腳的描述注：其中系統(tǒng)時(shí)鐘的頻率選為10khz，復(fù)位采取同步復(fù)位方式，且低有效。支干道檢測(cè)到有車(chē)時(shí)， car=1；否則，car=0。方案對(duì)比：在交通燈控制器的設(shè)計(jì)中，交通燈控制及計(jì)時(shí)模塊是本設(shè)計(jì)的關(guān)鍵模塊。這個(gè)模塊的實(shí)現(xiàn)可以用狀態(tài)機(jī)，也可以用ifelse語(yǔ)句來(lái)寫(xiě)。相比較而言，用狀態(tài)機(jī)來(lái)寫(xiě)比較清楚明白直觀，且容易避免出現(xiàn)未知狀態(tài)。所以選用狀態(tài)機(jī)來(lái)寫(xiě)此模塊。擬選用的fpga類(lèi)型：ep1cq240c8n總體設(shè)計(jì)方案交通燈一、 系統(tǒng)詳細(xì)框圖在系統(tǒng)總體框圖的基礎(chǔ)上進(jìn)一步詳細(xì)設(shè)計(jì)，得到如下系統(tǒng)詳細(xì)框圖 數(shù)碼管位碼數(shù)碼管段碼led燈clkcarr

4、st時(shí)鐘分頻模塊交通燈控制及計(jì)時(shí)模塊掃描顯示譯碼模塊clk_odd。 圖三：系統(tǒng)詳細(xì)框圖注：系統(tǒng)總體i/o管腳描述請(qǐng)查看技術(shù)規(guī)范。二、 具體模塊設(shè)計(jì)1.時(shí)鐘分頻模塊系統(tǒng)的動(dòng)態(tài)掃描需要10khz的脈沖，而系統(tǒng)時(shí)鐘計(jì)時(shí)模塊需要1hz的脈沖。分頻模塊主要為系統(tǒng)提供所需的時(shí)鐘計(jì)時(shí)脈沖。該模塊將10khz的脈沖信號(hào)進(jìn)行分頻，產(chǎn)生1s的方波（占空比為50%），作為系統(tǒng)時(shí)鐘計(jì)時(shí)信號(hào)。clk時(shí)鐘分頻模塊rstclk_odd 圖四：時(shí)鐘分頻模塊框圖i/o管腳描述如下：名稱(chēng)方向電平位寬功能clkinput3.3v1系統(tǒng)時(shí)鐘（10khz）rstinput3.3v1復(fù)位信號(hào)clk_oddoutput3.3v1分頻后時(shí)

5、鐘信號(hào)（1hz） 表二：時(shí)鐘分頻模塊i/o端口描述注：系統(tǒng)時(shí)鐘的頻率為10khz，分頻后的時(shí)鐘信號(hào)為1hz（占空比為50%）。復(fù)位信號(hào)為同步復(fù)位，且低有效。2.交通燈控制及計(jì)時(shí)模塊控制模塊根據(jù)外部輸入信號(hào)和計(jì)時(shí)模塊產(chǎn)生的輸出信號(hào)，產(chǎn)生系統(tǒng)的狀態(tài)機(jī)，控制其他部分協(xié)調(diào)工作。計(jì)時(shí)模塊用來(lái)設(shè)定主干道和支干道計(jì)時(shí)器的初值，并為掃描顯示譯碼模塊提供倒計(jì)時(shí)時(shí)間?？刂颇K采用狀態(tài)機(jī)進(jìn)行設(shè)計(jì)，可以定義出5種狀態(tài)，分別為s0:主干道綠燈，支干道紅燈且沒(méi)有車(chē)輛行駛；s1:主干道綠燈，支干道紅燈且支干道有車(chē)輛駛?cè)?；s2:主干道黃燈，支干道紅燈；s3:主干道紅燈，支干道綠燈；s4:主干道紅燈，支干道黃燈。利用case語(yǔ)

6、句定義狀態(tài)的轉(zhuǎn)換方式及時(shí)間的變換方式，達(dá)到主干道綠燈亮45秒，支干道綠燈亮25秒，黃燈亮5秒的設(shè)計(jì)要求。clk_oddcarrstled交通燈控制模塊count_h_1count_l_1count_h_2count_h_2 圖五：交通燈控制及計(jì)數(shù)模塊i/o管腳描述如下：名稱(chēng)方向電平位寬功能clk_oddinput3.3v1分頻后時(shí)鐘信號(hào)（1hz）rstinput3.3v1復(fù)位信號(hào)（同步復(fù)位）carinput3.3v1檢測(cè)信號(hào)（低有效）count_h_1output3.3v4主干道時(shí)間高位譯碼count_l_1output3.3v4主干道時(shí)間低位譯碼count_h_2output3.3v4支干道

7、時(shí)間高位譯碼count_l_2output3.3v4支干道時(shí)間低位譯碼ledoutput3.3v6led燈 表三：交通燈控制模塊i/o端口描述 系統(tǒng)狀態(tài)流程圖：s0:主干道綠燈，支干道紅燈s1:主干道黃燈，支干道紅燈s2:主干道紅燈，支干道綠燈s3:主干道紅燈，支干道黃燈3.掃描顯示譯碼模塊掃描顯示譯碼模塊可以根據(jù)控制信號(hào)，驅(qū)動(dòng)交通信號(hào)燈以及倒計(jì)時(shí)數(shù)碼管的顯示，其中數(shù)碼管的顯示采用動(dòng)態(tài)掃描顯示。 圖六：掃描顯示譯碼模塊框圖該模塊的i/o管腳描述如下：名稱(chēng)方向電平位寬功能clkinput3.3v1系統(tǒng)時(shí)鐘信號(hào)（10khz）rstinput3.3v1復(fù)位信號(hào)（低有效）count_h_1input3

8、.3v4主干道時(shí)間高位譯碼count_l_1input3.3v4主干道時(shí)間低位譯碼count_h_2input3.3v4支干道時(shí)間高位譯碼count_l_2input3.3v4支干道時(shí)間低位譯碼seloutput3.3v7數(shù)碼管段碼segoutput3.3v3數(shù)碼管位碼表四：掃描顯示譯碼模塊i/o端口描述附件：源代碼：分頻模塊：module fenpinqi(clk,rst,clk_odd); input clk,rst; output clk_odd; reg clk_odd; reg13:0 count; parameter n = 10000; always (posedge clk)

9、if(! rst) begin count = 1b0; clk_odd = 1b0; end else if ( count n/2-1) begin count = count + 1b1; end else begin count = 1b0; clk_odd = clk_odd; endendmodule控制及計(jì)時(shí)模塊：module control(led,car,rst,clk,count_h_1,count_l_1,count_h_2,count_l_2); output 3:0count_h_1,count_l_1,count_h_2,count_l_2; output 5:0l

10、ed; input clk,rst,car; reg 5:0 led; reg 3:0count_h_1,count_l_1,count_h_2,count_l_2; reg 1:0state; parameter s0=2b00, s1=2b01, s2=2b10, s3=2b11; always (posedge clk or negedge rst) if(!rst) begin led=6b010100; state=s0; count_h_1=4b0000;count_l_1=4b0000; count_h_2=4b0000;count_l_2=4b0000; end else be

11、gin case(state) s0: begin if(!car) begin led=6b010100; count_h_1=4b0100;count_l_1=4b0101; end else if(count_l_1=0) begin if(count_h_1=0) begin led=6b001100; count_h_1=4b0000;count_l_1=4b0100; state=s1; end else begin count_h_1=count_h_1-1b1; count_l_1=4b1001; end end else begin count_l_1=count_l_1-1

12、b1; / count_l_2=count_l_2-1b1; end if(!car) begin count_h_2=4b0101;count_l_2=4b0000; end else if(count_l_2=0) begin count_h_2=count_h_2-1b1; count_l_2=4b1001; end else begin count_l_2=count_l_2-1b1; end end s1: begin if(count_l_1=0) begin if(count_h_1=0) begin led=6b100010; count_h_1=4b0010;count_l_

13、1=4b1001; count_h_2=4b0010;count_l_2=4b0100; state=s2; end else begin count_h_1=count_h_1-1b1; count_h_2=count_h_2-1b1; end end else begin count_l_1=count_l_1-1b1; count_l_2=count_l_2-1b1; end end s2: begin if(count_l_2=0) begin if(count_h_2=0) begin led=6b100001; count_h_2=4b0000;count_l_2=4b0100;

14、state=s3; end else begin count_h_2=count_h_2-1b1; count_l_2=4b1001; end end else begin count_l_2=count_l_2-1b1; end if(count_l_1=0) begin begin count_h_1=count_h_1-1b1; count_l_1=4b1001; end end else begin count_l_1=count_l_1-1b1; end end s3: begin if(count_l_2=0) begin if(count_h_2=0) begin led=6b0

15、10100; count_h_1=4b0100;count_l_1=4b1001; count_h_2=4b0100;count_l_2=4b0100; state=s0; end else begin count_h_1=count_h_1-1b1; count_h_2=count_h_2-1b1; end end else begin count_l_1=count_l_1-1b1; count_l_2=count_l_2-1b1; end end endcaseend endmodule掃描譯碼顯示模塊：module saomiao(rst,clk,count_h_1,count_l_1

16、,count_h_2,count_l_2,sel,seg); input rst,clk; input 3:0count_h_1,count_l_1,count_h_2,count_l_2; output 6:0sel; output 3:0seg; reg 6:0sel; reg 3:0seg; reg 15:0 count; reg 1:0 cnt; reg 3:0 data; reg clk_odd; always(posedge clk or negedge rst)/50m-1k,50m/1k/2/?,50mhz1khz,?50% begin if(!rst)begin count=

17、0; clk_odd=0; end else if(count=16d2) begin clk_odd=clk_odd; count=0; end else count=count+1b1; end always (negedge rst or posedge clk_odd)/?1ms if (!rst)begin cnt=2b00; end else cnt=cnt+1b1; always(negedge rst or posedge clk) /?if(!rst) begin / sel = 7b0000000 ; seg = 4b1111 ; end else begin case (

18、cnt) 2b00: begin seg =4b1110 ;/ ? data=count_h_1; end 2b01: begin seg = 4b1101 ;/ ? data =count_l_1; end 2b10:begin / ? seg= 4b1011 ; data=count_h_2; end 2b11: begin/ ? seg= 4b0111 ; data=count_l_2; end default : begin / sel = 8b0000000 ; seg = 4b0000 ; end endcase end always (data or seg)begin case(data) 4b0000:sel=7b111