第3章 組合電路的VHDL設(shè)計(jì)

1、第第3章章 組合電路的組合電路的VHDL設(shè)計(jì)設(shè)計(jì) 3.1 多路選擇器及其多路選擇器及其VHDL描述描述 真值表真值表 saby 00X0 01X1 1X00 1X11 asd bse bsasy 3.1 多路選擇器及其多路選擇器及其VHDL描述描述 3.1 多路選擇器及其多路選擇器及其VHDL描述描述 實(shí)實(shí) 體體 結(jié)結(jié) 構(gòu)構(gòu) 體體 設(shè)設(shè) 計(jì)計(jì) 實(shí)實(shí) 體體 實(shí)體實(shí)體： ENTITY 引導(dǎo)，引導(dǎo)，END ENTITY mux21a結(jié)尾。結(jié)尾。 實(shí)體描述電路器件的外部情況及各信號(hào)端口的基本性質(zhì)。實(shí)體描述電路器件的外部情況及各信號(hào)端口的基本性質(zhì)。 結(jié)構(gòu)體結(jié)構(gòu)體： ARCHITECTURE引導(dǎo)，引導(dǎo)，

2、END ARCHITECTURE one結(jié)尾。結(jié)尾。 結(jié)構(gòu)體描述電路器件的內(nèi)部邏輯功能和電路結(jié)構(gòu)。結(jié)構(gòu)體描述電路器件的內(nèi)部邏輯功能和電路結(jié)構(gòu)。 結(jié)構(gòu)體中語(yǔ)句：結(jié)構(gòu)體中語(yǔ)句： 順序語(yǔ)句順序語(yǔ)句：按語(yǔ)句前后排列方式逐條順序執(zhí)行。：按語(yǔ)句前后排列方式逐條順序執(zhí)行。 并行語(yǔ)句并行語(yǔ)句：同時(shí)執(zhí)行，與語(yǔ)句前后次序無(wú)關(guān)。：同時(shí)執(zhí)行，與語(yǔ)句前后次序無(wú)關(guān)。 3.1 多路選擇器及其多路選擇器及其VHDL描述描述 3.1 多路選擇器及其多路選擇器及其VHDL描述描述 1. 1. 條件語(yǔ)句條件語(yǔ)句: :順序語(yǔ)句，置于進(jìn)程中。順序語(yǔ)句，置于進(jìn)程中。 2. 數(shù)據(jù)類(lèi)型數(shù)據(jù)類(lèi)型 ：任一數(shù)據(jù)對(duì)象必須限定取值范圍和數(shù)值類(lèi)型任一數(shù)

3、據(jù)對(duì)象必須限定取值范圍和數(shù)值類(lèi)型 BIT：0 1 BOOLEAN：布爾類(lèi)型，：布爾類(lèi)型，true（1，真）；，真）；false(0，假，假) INTEGER：整數(shù)類(lèi)型等：整數(shù)類(lèi)型等 PROCESSPROCESS（a,b,sa,b,s） END PROCESS;END PROCESS; 進(jìn)程語(yǔ)句，是并行語(yǔ)句進(jìn)程語(yǔ)句，是并行語(yǔ)句 （a,b,sa,b,s）: :敏感信號(hào)表，某一敏感信號(hào)變化啟動(dòng)進(jìn)程語(yǔ)句執(zhí)行敏感信號(hào)表，某一敏感信號(hào)變化啟動(dòng)進(jìn)程語(yǔ)句執(zhí)行 IF_THEN_ELSE_END IF; IF_THEN_ELSE_END IF; 順序語(yǔ)句順序語(yǔ)句 ，放在進(jìn)程語(yǔ)句中。，放在進(jìn)程語(yǔ)句中。 3. 3.

4、進(jìn)程語(yǔ)句和順序語(yǔ)句進(jìn)程語(yǔ)句和順序語(yǔ)句 4. 4. 端口語(yǔ)句和端口信號(hào)名端口語(yǔ)句和端口信號(hào)名 PORT(); p_name 3.1 多路選擇器及其多路選擇器及其VHDL描述描述 進(jìn)程語(yǔ)句本身是并行語(yǔ)句，進(jìn)程語(yǔ)句本身是并行語(yǔ)句，進(jìn)程語(yǔ)句引導(dǎo)的語(yǔ)句是進(jìn)程語(yǔ)句引導(dǎo)的語(yǔ)句是順序語(yǔ)句。順序語(yǔ)句。 3.1 多路選擇器及其多路選擇器及其VHDL描述描述 5. 5. 端口模式端口模式 “IN:“IN:輸入端口輸入端口” ”、 “ “OUTOUT：輸出端口：輸出端口” ”、 “ “INOUTINOUT：雙向端口：雙向端口 ，輸入、輸出，輸入、輸出” ”、 “ “BUFFERBUFFER：緩沖端口，回讀內(nèi)部產(chǎn)生，向

5、外輸出的信號(hào)：緩沖端口，回讀內(nèi)部產(chǎn)生，向外輸出的信號(hào)” ” 3.1 多路選擇器及其多路選擇器及其VHDL描述描述 6 6關(guān)鍵字關(guān)鍵字 7 7標(biāo)識(shí)符標(biāo)識(shí)符 VHDLVHDL中中預(yù)預(yù)定定義義的有特殊的有特殊還還有的有的詞語(yǔ)詞語(yǔ)。 ENTITYENTITY、 ARCHITECTUREARCHITECTURE、 END END 、ININ、OUTOUT、 ANDAND、OROR等等 VHDLVHDL中自定中自定義義，用于，用于標(biāo)標(biāo)示不同名示不同名稱(chēng)稱(chēng)的的詞語(yǔ)詞語(yǔ)。 實(shí)實(shí)體名、端口名等。體名、端口名等。 Mux21aMux21a、b b、oneone等。等。 “ “-”-”，用于注，用于注釋釋。 3.2

6、 半加器及其半加器及其VHDL描述描述 本位和：本位和： bababaSO baCO進(jìn)位：進(jìn)位： 3.2 半加器及其半加器及其VHDL描述描述 3.2 半加器及其半加器及其VHDL描述描述 3.2 半加器及其半加器及其VHDL描述描述 1. 1. 實(shí)體表達(dá)與實(shí)體名實(shí)體表達(dá)與實(shí)體名 實(shí)體表達(dá)實(shí)體表達(dá) ：描述電路器件的端口構(gòu)成和信號(hào)屬性：描述電路器件的端口構(gòu)成和信號(hào)屬性 實(shí)體名實(shí)體名 ：e_name eg: mux21a;counter4b 錯(cuò)誤：錯(cuò)誤：3（數(shù)字）、（數(shù)字）、OR2(已定義已定義)、74LS02(數(shù)字起頭數(shù)字起頭) 設(shè)計(jì)實(shí)體：庫(kù)設(shè)計(jì)實(shí)體：庫(kù)+ +實(shí)體實(shí)體+ +結(jié)構(gòu)體結(jié)構(gòu)體 3.2

7、半加器及其半加器及其VHDL描述描述 2. 結(jié)構(gòu)體表達(dá)結(jié)構(gòu)體表達(dá) 說(shuō)明語(yǔ)句：對(duì)結(jié)構(gòu)體的功能描述語(yǔ)句中用到的數(shù)據(jù)類(lèi)型、常說(shuō)明語(yǔ)句：對(duì)結(jié)構(gòu)體的功能描述語(yǔ)句中用到的數(shù)據(jù)類(lèi)型、常 數(shù)、信號(hào)、子程序和元件等元素的加以說(shuō)明。數(shù)、信號(hào)、子程序和元件等元素的加以說(shuō)明。 功能描述語(yǔ)句：可以是并行或順序語(yǔ)句或組合。功能描述語(yǔ)句：可以是并行或順序語(yǔ)句或組合。 END ARCHITECTURE one ; 93標(biāo)準(zhǔn) END; 87標(biāo)準(zhǔn) 3.2 半加器及其半加器及其VHDL描述描述 3. 3. 標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類(lèi)型標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類(lèi)型STD_LOGIC STD_LOGIC BITBIT數(shù)數(shù)據(jù)據(jù)類(lèi)類(lèi)型定型定義義： TYPE

8、BIT IS(0,1); -TYPE BIT IS(0,1); -只有只有兩種兩種取取值值 STD_LOGICSTD_LOGIC數(shù)數(shù)據(jù)據(jù)類(lèi)類(lèi)型定型定義義： TYPE STD_LOGIC IS (U,X,0,1,Z,W,L,H,-); TYPE STD_LOGIC IS (U,X,0,1,Z,W,L,H,-); -九種取值九種取值 只能綜合：只能綜合： X(或或-,),0,1,Z, 3.2 半加器及其半加器及其VHDL描述描述 4. 4. 賦值符號(hào)和邏輯操作符賦值符號(hào)和邏輯操作符 AND（與）、（與）、OR（或）、（或）、NOT（非）、（非）、NAND（與非）、（與非）、NOR（或（或 非）、非

9、）、XOR（異或）、（異或）、XNOR（同或）七種（同或）七種 操作數(shù)據(jù)類(lèi)型：操作數(shù)據(jù)類(lèi)型：BIT、BOOLEAN、STD_LOGIC 目標(biāo)信號(hào)名目標(biāo)信號(hào)名=驅(qū)動(dòng)表達(dá)式驅(qū)動(dòng)表達(dá)式 3.2 半加器及其半加器及其VHDL描述描述 5. 5. 設(shè)計(jì)庫(kù)和標(biāo)準(zhǔn)程序包設(shè)計(jì)庫(kù)和標(biāo)準(zhǔn)程序包 設(shè)計(jì)庫(kù)和標(biāo)準(zhǔn)程序包：設(shè)計(jì)庫(kù)和標(biāo)準(zhǔn)程序包： 許多數(shù)據(jù)類(lèi)型的說(shuō)明及類(lèi)似的函數(shù)放于設(shè)計(jì)庫(kù)和程序包中。許多數(shù)據(jù)類(lèi)型的說(shuō)明及類(lèi)似的函數(shù)放于設(shè)計(jì)庫(kù)和程序包中。 LIBRARY WORK ;-默認(rèn)工作庫(kù)，工程文件所在文件夾為默認(rèn)工作庫(kù)默認(rèn)工作庫(kù)，工程文件所在文件夾為默認(rèn)工作庫(kù) LIBRARY STD ; -默認(rèn)標(biāo)準(zhǔn)庫(kù)默認(rèn)標(biāo)準(zhǔn)庫(kù) USE

10、STD.STANDARD.ALL ;-默認(rèn)程序包，其中有默認(rèn)程序包，其中有BIT的定義。的定義。 定義表達(dá)式：定義表達(dá)式：LIBRARY ; USE .ALL ; eg： LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL;-其中有其中有STD_LOGIC的定義的定義 3.2 半加器及其半加器及其VHDL描述描述 3.2 半加器及其半加器及其VHDL描述描述 6 6文件取名和存盤(pán)文件取名和存盤(pán) 7 7規(guī)范的程序書(shū)寫(xiě)格式規(guī)范的程序書(shū)寫(xiě)格式 后綴：后綴：“.vhd” 文件名與實(shí)體名一致：文件名與實(shí)體名一致：adder_f.vhd vhdl程序必須存入文件夾中。程序

11、必須存入文件夾中。 3.3 四選一多路選擇器及其四選一多路選擇器及其 VHDL描述描述 3.3.1 3.3.1 四選一多路選擇器及四選一多路選擇器及CASECASE語(yǔ)句表述方式語(yǔ)句表述方式 3.3 四選一多路選擇器及其四選一多路選擇器及其VHDL描述描述 3.3.1 四選一多路選擇器及四選一多路選擇器及CASE語(yǔ)句表述方式語(yǔ)句表述方式 CASE IS When = ; . ; ； When = ; . ; ； . WHEN OTHERS = ; END CASE ； CASECASE語(yǔ)句為順序語(yǔ)句，在進(jìn)程語(yǔ)句中使用語(yǔ)句為順序語(yǔ)句，在進(jìn)程語(yǔ)句中使用, ,直接表達(dá)真值表直接表達(dá)真值表 3.3 四選

12、一多路選擇器及其四選一多路選擇器及其 VHDL描述描述 3.3.2 CASE3.3.2 CASE語(yǔ)句語(yǔ)句 l 選擇值在表達(dá)式取值范圍內(nèi)，數(shù)據(jù)類(lèi)型必須匹配選擇值在表達(dá)式取值范圍內(nèi)，數(shù)據(jù)類(lèi)型必須匹配 l WHEN OTHERS使用：使選擇值涵蓋表達(dá)式的所有取值使用：使選擇值涵蓋表達(dá)式的所有取值 只能作為最后一個(gè)條件取值出現(xiàn)一次只能作為最后一個(gè)條件取值出現(xiàn)一次 l 選擇值只出現(xiàn)一次選擇值只出現(xiàn)一次 l 必須且只能選中條件語(yǔ)句中的一條執(zhí)行必須且只能選中條件語(yǔ)句中的一條執(zhí)行 3.3 四選一多路選擇器及其四選一多路選擇器及其 VHDL描述描述 3.3.2 CASE3.3.2 CASE語(yǔ)句語(yǔ)句 多條件選擇值

13、表達(dá)式：選擇值多條件選擇值表達(dá)式：選擇值 |選擇值選擇值 單個(gè)普通數(shù)值，如單個(gè)普通數(shù)值，如6。 數(shù)值選擇范圍，如數(shù)值選擇范圍，如(2 TO 4)(2 TO 4)，表示取值為，表示取值為2 2、3 3或或4 4。 并列數(shù)值，如并列數(shù)值，如3 3 5 5，表示取值為，表示取值為3 3或者或者5 5。 混合方式，以上三種方式的混合?；旌戏绞剑陨先N方式的混合。 選擇值選擇值 表達(dá)表達(dá) 方式方式 3.3.2 CASE3.3.2 CASE語(yǔ)句語(yǔ)句 3.3 四選一多路選擇器及其四選一多路選擇器及其 VHDL描述描述 3.3 四選一多路選擇器及其四選一多路選擇器及其 VHDL描述描述 3.3.2 CASE

14、3.3.2 CASE語(yǔ)句語(yǔ)句 3.3 四選一多路選擇器及其四選一多路選擇器及其 VHDL描述描述 3.3.2 CASE3.3.2 CASE語(yǔ)句語(yǔ)句 3.3 四選一多路選擇器及其四選一多路選擇器及其 VHDL描述描述 3 3點(diǎn)注意：點(diǎn)注意： （1 1）不加）不加OTHERS,OTHERS,綜合器判錯(cuò)。綜合器判錯(cuò)。 （2 2） 加了加了WHEN OTHERS =NULLWHEN OTHERS =NULL，可能在輸出口綜合出，可能在輸出口綜合出 時(shí)序模塊時(shí)序模塊; ; （3 3）加了）加了WHEN OTHERS =out1out1 連接端口名連接端口名,.); u1 : h_adder PORT M

15、AP(a=ain,co=d,so=e); 插座號(hào)插座號(hào) : 元件名元件名 PORT MAP(元件端口名元件端口名 =頂層系統(tǒng)端口名或通信線名頂層系統(tǒng)端口名或通信線名); 端口名關(guān)聯(lián)法也稱(chēng)為端口名映射法。端口名關(guān)聯(lián)法也稱(chēng)為端口名映射法。 位置關(guān)聯(lián)法或稱(chēng)位置映射法。位置關(guān)聯(lián)法或稱(chēng)位置映射法。 以位置的對(duì)應(yīng)關(guān)系連接相應(yīng)的端口。以位置的對(duì)應(yīng)關(guān)系連接相應(yīng)的端口。 3.4 全加器及其全加器及其VHDL表述表述 半加器不能改為：半加器不能改為： 3.4 全加器及其全加器及其VHDL表述表述 3.4.3 83.4.3 8位加法器設(shè)計(jì)及算術(shù)操作符應(yīng)用位加法器設(shè)計(jì)及算術(shù)操作符應(yīng)用 3.4 全加器及其全加器及其VH

16、DL表述表述 3.4.3 83.4.3 8位加法器設(shè)計(jì)及算術(shù)操作符應(yīng)用位加法器設(shè)計(jì)及算術(shù)操作符應(yīng)用 “+”“+”號(hào)的兩個(gè)操作數(shù)實(shí)現(xiàn)標(biāo)準(zhǔn)邏輯位矢量相加，需調(diào)用運(yùn)算符重載號(hào)的兩個(gè)操作數(shù)實(shí)現(xiàn)標(biāo)準(zhǔn)邏輯位矢量相加，需調(diào)用運(yùn)算符重載 函數(shù)，以便賦予加號(hào)函數(shù)，以便賦予加號(hào)“+”+”具備新的數(shù)據(jù)類(lèi)型的操作功能具備新的數(shù)據(jù)類(lèi)型的操作功能 。 運(yùn)算符重載函數(shù)：重新定義運(yùn)算符，允許被重載的運(yùn)算符能夠?qū)π碌倪\(yùn)算符重載函數(shù)：重新定義運(yùn)算符，允許被重載的運(yùn)算符能夠?qū)π碌?數(shù)據(jù)類(lèi)型進(jìn)行操作，或允許不同的數(shù)據(jù)類(lèi)型之間用此運(yùn)算符進(jìn)行運(yùn)算。數(shù)據(jù)類(lèi)型進(jìn)行操作，或允許不同的數(shù)據(jù)類(lèi)型之間用此運(yùn)算符進(jìn)行運(yùn)算。 使用語(yǔ)句使用語(yǔ)句 USE

17、IEEE_LOGIC_UNSIGNED.ALLUSE IEEE_LOGIC_UNSIGNED.ALL 3.4 全加器及其全加器及其VHDL表述表述 信號(hào)賦值：信號(hào)賦值：a=a+1 信號(hào)信號(hào):如同一根導(dǎo)線在整個(gè)結(jié)構(gòu)體如同一根導(dǎo)線在整個(gè)結(jié)構(gòu)體(電路電路)中傳遞信息。中傳遞信息。 變量：只在進(jìn)程和子程序中使用，作為臨時(shí)存放數(shù)據(jù)的單元變量：只在進(jìn)程和子程序中使用，作為臨時(shí)存放數(shù)據(jù)的單元 ，不能將信息帶出，不能將信息帶出 對(duì)它做出定義的當(dāng)前結(jié)構(gòu)，其適用范圍僅限于定義變量的進(jìn)程和子程序中。對(duì)它做出定義的當(dāng)前結(jié)構(gòu)，其適用范圍僅限于定義變量的進(jìn)程和子程序中。 3.5 乘法器及其乘法器及其VHDL表述表述 3.

18、5.1 3.5.1 統(tǒng)計(jì)位矢中含統(tǒng)計(jì)位矢中含1 1個(gè)數(shù)的電路模塊設(shè)計(jì)個(gè)數(shù)的電路模塊設(shè)計(jì) 3.5.1 3.5.1 統(tǒng)計(jì)位矢中含統(tǒng)計(jì)位矢中含1 1個(gè)數(shù)的電路模塊設(shè)計(jì)個(gè)數(shù)的電路模塊設(shè)計(jì) 2.2.不完整條件句：不完整條件句：IF-THENIF-THEN：構(gòu)成時(shí)序邏輯電路，沒(méi)有給出全部所：構(gòu)成時(shí)序邏輯電路，沒(méi)有給出全部所 有的條件及處理方法，引入了存儲(chǔ)器等時(shí)序電路。不完整條件句是有的條件及處理方法，引入了存儲(chǔ)器等時(shí)序電路。不完整條件句是 VHDLVHDL描述時(shí)序電路的重要途徑。描述時(shí)序電路的重要途徑。 3.3.使用了使用了FOR-LOOPFOR-LOOP循環(huán)語(yǔ)句循環(huán)語(yǔ)句 。 3.5 乘法器及其乘法器及其

19、VHDL表述表述 3.5 乘法器及其乘法器及其VHDL表述表述 3.5.2 FOR_LOOP循環(huán)語(yǔ)句用法循環(huán)語(yǔ)句用法 (1) 單個(gè)單個(gè)LOOP語(yǔ)句，其語(yǔ)法格式如下：語(yǔ)句，其語(yǔ)法格式如下： LOOP標(biāo)號(hào)：標(biāo)號(hào)： LOOP 順序語(yǔ)句順序語(yǔ)句 -必須引入跳出循環(huán)的控制語(yǔ)句必須引入跳出循環(huán)的控制語(yǔ)句 END LOOP LOOP標(biāo)號(hào)標(biāo)號(hào) ; 3.5 乘法器及其乘法器及其VHDL表述表述 3.5.2 FOR_LOOP循環(huán)語(yǔ)句用法循環(huán)語(yǔ)句用法 (2) FOR_LOOP語(yǔ)句，語(yǔ)法格式如下：語(yǔ)句，語(yǔ)法格式如下： LOOP標(biāo)號(hào)：標(biāo)號(hào)： FOR 循環(huán)變量循環(huán)變量IN 循環(huán)次數(shù)范圍循環(huán)次數(shù)范圍 LOOP 順序語(yǔ)句順序

20、語(yǔ)句 END LOOP LOOP標(biāo)號(hào)標(biāo)號(hào)； “循環(huán)變量循環(huán)變量”是一個(gè)臨時(shí)變量，屬是一個(gè)臨時(shí)變量，屬LOOPLOOP語(yǔ)句的局部變量，不必事先定義。語(yǔ)句的局部變量，不必事先定義。 “循環(huán)次數(shù)范圍循環(huán)次數(shù)范圍”規(guī)定規(guī)定LOOPLOOP語(yǔ)句中的順序語(yǔ)句被執(zhí)行的次數(shù)。循環(huán)變量從循環(huán)次語(yǔ)句中的順序語(yǔ)句被執(zhí)行的次數(shù)。循環(huán)變量從循環(huán)次 數(shù)范圍的初值開(kāi)始，每執(zhí)行完一次順序語(yǔ)句后遞增數(shù)范圍的初值開(kāi)始，每執(zhí)行完一次順序語(yǔ)句后遞增1 1，直至達(dá)到循環(huán)次數(shù)范圍指定，直至達(dá)到循環(huán)次數(shù)范圍指定 的最大值，循環(huán)的范圍以常數(shù)表示。的最大值，循環(huán)的范圍以常數(shù)表示。 每一次循環(huán)都將產(chǎn)生一個(gè)硬件電路。每一次循環(huán)都將產(chǎn)生一個(gè)硬件電路

21、。 3.5 乘法器及其乘法器及其VHDL表述表述 3.5.3 移位相加型乘法器的移位相加型乘法器的VHDL表述方法表述方法 3.5 乘法器及其乘法器及其VHDL表述表述 3.5.4 GENERIC參數(shù)定義語(yǔ)句參數(shù)定義語(yǔ)句 GENERIC( 常數(shù)名常數(shù)名 : 數(shù)據(jù)類(lèi)型數(shù)據(jù)類(lèi)型 : 設(shè)定值設(shè)定值 ;常數(shù)名常數(shù)名 : 數(shù)據(jù)類(lèi)型數(shù)據(jù)類(lèi)型 : 設(shè)定值設(shè)定值 ) ; 參數(shù)傳遞說(shuō)明語(yǔ)句（參數(shù)傳遞說(shuō)明語(yǔ)句（GENERIC 語(yǔ)句）是一種常數(shù)參數(shù)的語(yǔ)句）是一種常數(shù)參數(shù)的端口界面端口界面， 為所說(shuō)明的環(huán)境提供了一種靜態(tài)信息通道。被傳遞的參數(shù)或稱(chēng)類(lèi)屬參為所說(shuō)明的環(huán)境提供了一種靜態(tài)信息通道。被傳遞的參數(shù)或稱(chēng)類(lèi)屬參 量（

22、類(lèi)屬值或類(lèi)屬變量）可以由設(shè)計(jì)實(shí)體外部提供。設(shè)計(jì)者可以通過(guò)量（類(lèi)屬值或類(lèi)屬變量）可以由設(shè)計(jì)實(shí)體外部提供。設(shè)計(jì)者可以通過(guò) 參數(shù)傳遞說(shuō)明語(yǔ)句中的類(lèi)屬參量的重新設(shè)定，改變一個(gè)設(shè)計(jì)實(shí)體或一參數(shù)傳遞說(shuō)明語(yǔ)句中的類(lèi)屬參量的重新設(shè)定，改變一個(gè)設(shè)計(jì)實(shí)體或一 個(gè)元件的內(nèi)部電路結(jié)構(gòu)和規(guī)模。個(gè)元件的內(nèi)部電路結(jié)構(gòu)和規(guī)模。 3.5 乘法器及其乘法器及其VHDL表述表述 3.5.5 整數(shù)數(shù)據(jù)類(lèi)型整數(shù)數(shù)據(jù)類(lèi)型 整數(shù)類(lèi)型整數(shù)類(lèi)型 ：包含正整數(shù)、負(fù)整數(shù)和零，定義在：包含正整數(shù)、負(fù)整數(shù)和零，定義在STD庫(kù)的庫(kù)的STANDARD 包包 中；綜合器將中；綜合器將INTEGER綜合為無(wú)符號(hào)數(shù)綜合為無(wú)符號(hào)數(shù) 1，35 十進(jìn)制整數(shù)十進(jìn)制整數(shù)

23、 10E3 十進(jìn)制整數(shù)，等于十進(jìn)制整數(shù)十進(jìn)制整數(shù)，等于十進(jìn)制整數(shù)1000 16#D9# 十六進(jìn)制整數(shù)，等于十六進(jìn)制整數(shù)十六進(jìn)制整數(shù)，等于十六進(jìn)制整數(shù)D9H 8#720# 八進(jìn)制整數(shù)，等于八進(jìn)制整數(shù)八進(jìn)制整數(shù)，等于八進(jìn)制整數(shù)720O 2#11010010# 二進(jìn)制整數(shù)，等于二進(jìn)制整數(shù)二進(jìn)制整數(shù)，等于二進(jìn)制整數(shù)11010010B RANGERANGE子句限定數(shù)的范圍，確定二進(jìn)制位數(shù)：子句限定數(shù)的范圍，確定二進(jìn)制位數(shù)： 4 4位二進(jìn)制數(shù)，位二進(jìn)制數(shù)，Q(3)-Q(0)Q(3)-Q(0) Q : BUFFER NATURAL RANGE 15 DOWNTO 0； 自然數(shù) 3.5 乘法器及其乘法器及其V

24、HDL表述表述 3.5.6 省略賦值操作符省略賦值操作符 SIGNAL d1 : STD_LOGIC_VECTOR(4 DOWNTO 0); VARIABLE a1 : STD_LOGIC_VECTOR(15 DOWNTO 0); . d1 0)； a1 := (OTHERS=0) ； 等同于：等同于：d1 = “00000”； a1 :=“0000000000000000” ； d2 1,3=1,OTHERS=0) ;等同于等同于 ：d2=“000001010” 可在較多位的位矢量賦值中作省略化賦值：可在較多位的位矢量賦值中作省略化賦值： 以下兩式賦值等同：以下兩式賦值等同： d1 e(3)

25、,3=e(5), OTHERS=e(1) ); d1 = e(1) 3.5 乘法器及其乘法器及其VHDL表述表述 3.5.7 移位操作符移位操作符 3.5 乘法器及其乘法器及其VHDL表述表述 3.5.8 各類(lèi)運(yùn)算操作對(duì)數(shù)據(jù)類(lèi)型的要求各類(lèi)運(yùn)算操作對(duì)數(shù)據(jù)類(lèi)型的要求 所有數(shù)據(jù)作無(wú)符號(hào)數(shù)處理。所有數(shù)據(jù)作無(wú)符號(hào)數(shù)處理。 3.5 乘法器及其乘法器及其VHDL表述表述 3.5.8 各類(lèi)運(yùn)算操作對(duì)數(shù)據(jù)類(lèi)型的要求各類(lèi)運(yùn)算操作對(duì)數(shù)據(jù)類(lèi)型的要求 所有數(shù)據(jù)作有符號(hào)數(shù)處理。所有數(shù)據(jù)作有符號(hào)數(shù)處理。 無(wú)符號(hào)數(shù)：無(wú)符號(hào)數(shù)：“0101”“1001” “0101” *“1001” =5*(-7)=-35=-x”23” =“1

26、0100011”(原碼原碼) =“11011101”(補(bǔ)碼補(bǔ)碼)=X“DD” 3.5 乘法器及其乘法器及其VHDL表述表述 3.5.8 各類(lèi)運(yùn)算操作對(duì)數(shù)據(jù)類(lèi)型的要求各類(lèi)運(yùn)算操作對(duì)數(shù)據(jù)類(lèi)型的要求 所有數(shù)據(jù)作無(wú)符號(hào)數(shù)處理。所有數(shù)據(jù)作無(wú)符號(hào)數(shù)處理。 同例3-15 3.5 乘法器及其乘法器及其VHDL表述表述 3.5.8 各類(lèi)運(yùn)算操作對(duì)數(shù)據(jù)類(lèi)型的要求各類(lèi)運(yùn)算操作對(duì)數(shù)據(jù)類(lèi)型的要求 所有數(shù)據(jù)作有符號(hào)數(shù)處理。所有數(shù)據(jù)作有符號(hào)數(shù)處理。 同例3-16 3.5 乘法器及其乘法器及其VHDL表述表述 3.5.8 各類(lèi)運(yùn)算操作對(duì)數(shù)據(jù)類(lèi)型的要求各類(lèi)運(yùn)算操作對(duì)數(shù)據(jù)類(lèi)型的要求 3.5 乘法器及其乘法器及其VHDL表述表述 3.5.8 各類(lèi)運(yùn)算操作對(duì)數(shù)據(jù)類(lèi)型的要求各類(lèi)運(yùn)算操作對(duì)數(shù)據(jù)類(lèi)型的要求 VHDLVHDL中的操作符與操作數(shù)間的運(yùn)算特別注意：中的操作符與操作數(shù)間的運(yùn)算特別注意： 嚴(yán)格遵循在基本操作符間操作數(shù)是相同的數(shù)據(jù)類(lèi)型嚴(yán)格遵循在基本操作符間操作數(shù)是相同的數(shù)據(jù)類(lèi)型 嚴(yán)格遵循操作數(shù)的數(shù)據(jù)類(lèi)型必須與操作符要求的數(shù)據(jù)類(lèi)型相同嚴(yán)格遵循操作數(shù)的數(shù)據(jù)類(lèi)型必須與操