Calibre DRC和LVS驗證總結(jié)

1、calibre學習總結(jié)第一章 calibre簡述1. 1 calibre 簡介 calibre 作為mentor graphics 公司出品的后端物理驗證（physical verification）工具，它提供了最為有效的drc/lvs/erc 解決方案，特別適合超大規(guī)模ic電路的物理驗證。它支持平坦化（flat mode ）和層次化（hierarchical mode）的驗證，大大縮短了驗證的過程；它高效可靠的性能已經(jīng)被各大foundry 認證，作為tape out 之前的驗證標準。它獨有的rve（result viewenviroment）界面可以把驗證錯誤反標到版圖工具中去，而且良好的

2、集成環(huán)境便于用戶在版圖和電路圖之間輕松轉(zhuǎn)換，大大提高了改錯的效率。xcalibre 具有版圖寄生參數(shù)抽取的功能。1 2手冊在工作站下輸入mgcdocs &命令，就可閱讀calibre的所有手冊。1 3幾個常用的縮寫命令1、 svrf-standard verification rule format（標準的檢查文件）2、 rve-results viewing environment(顯示結(jié)果用的環(huán)境窗口)3、 svdb-standard verification database (lvs results)4、 drc-design rule checking5、 lvs-layout ve

3、rsus schematic6、 erc-electrical rule checking第二章calibre drc2 1數(shù)據(jù)準備 完成calbiredrc需要的數(shù)據(jù)有版圖數(shù)據(jù)和執(zhí)行drc檢查的命令文件（runset）。版圖數(shù)據(jù)支持gdsii、cif、binary、ascii 格式。22流程圖completed layoutrunsetcalibre drcdrc results databaseascii reportcorrect layout errorslocate errors using calibre rve and layout tool23 drc runset file

4、1 基本控制，原有dracula的file可以用drac_cvt sourcefile targetfile命令來轉(zhuǎn)換。（1）calibre是一個“edgebased”tool，默認錯誤的顯示是邊error is between these edges(2)drc 檢查的結(jié)果有三種控制 euclidean（default）、square、opposite。(3)常用的幾條檢查規(guī)則，具體可閱讀calibre的手冊(a) internal（內(nèi)邊對內(nèi)邊）用來檢查 width、overlap；(b) external（外邊對外邊）用來檢查 space、notch；(c) enclosure（內(nèi)邊對外邊

5、） 2 一般的drc檢查文件包含以下幾個部分：(1) 運行設(shè)置，設(shè)置gds的位置，結(jié)果文件放的位置等；(2) 層次定義，定義輸入的層次；(3) 層次運算，產(chǎn)生運算需要的一些中間層次；(4) 規(guī)則檢查，具體對每條規(guī)則的檢查；(5) 選擇控制，可以只檢查某幾條規(guī)則或者只檢查某個單元。 3一個簡單的rule file，“/”后面為注釋/ layout path “/home/*.” /gds的路徑 layout primary “*” /gds的頂單元名 layout system gdsii /版圖數(shù)據(jù)的格式/ drc maximum results 500 /最大錯誤輸出數(shù)目 drc resul

6、ts database “/home/*” /存放drc錯誤數(shù)據(jù)的路徑及名稱 drc summary report “/home/*” hier /存放drc簡述文件的路徑及名稱 / drc cell name yes cell space xform /表示底層的錯誤將直接在底層顯示 precision 1000 resolution 10 /兩句合起來表示檢查的數(shù)據(jù)格點為 10/10000.01/ flag offgrid yes /在summary report 里顯示不在格點上的版圖的坐標 flag skew yes /在summary report 里顯示不是45度線的版圖的坐標 f

7、lag acute yes /在summary report 里顯示銳角的版圖的坐標/輸入層次的定義 layer nwelli 1 layer ndiffi 2 layer pdiffi 3./text層及連接性的定義text layer 60 attach 60 met1text layer 70 attach 70 met2/定義連接connect met1 poly1 by contconnect met1 ndiff by contconnect met1 pdiff by contconnect met2 met1 by via1connect met1 allnsub by con

8、tsconnect allnsub nwelli/頂層數(shù)據(jù)的定義，有利于提高檢查速度layout top layer pad met2 via1 /層次的運算 fpoly = poly1 interact celiso tpoly = poly1 not interact celiso pcode = size pcodei by 0.15 overunder./一般用來層次運算用的命令大概有：interact 表示有任何重合關(guān)系的，/相當于dracula的overlap。not ,and,or,size 同dracula。size 后面/加上underover 表示先縮小再放大，overun

9、der表示先放大再縮小。/wmet1 = with width met1 =10 表示找出寬度大于等于10的鋁。/具體的規(guī)則檢查/flag checkacute_chk /acute_chk表示這個錯誤的名稱,隨便定義 flag acute yes /開頭表示注釋會在rve的注釋窗口里顯示 drawn acute /每條檢查必須包含一條可以輸出錯誤的命令 /一對花括號表示執(zhí)行一條規(guī)則檢查/上面這條規(guī)則檢查的目的是在版圖上直接顯示銳角的地方。offgrid_chk flag offgrid yes drawn offgrid /直接在版圖上顯示不在格點上的地方skew_chk flag skew

10、 yes drawn skew/ 直接在版圖上顯示非45度線的地方/ well checkgroup nwchk nw_chk? /？是一個通配符，這句語句是將所有以nw_chk開頭的錯/誤定義成一個名稱為nwchk的集合?？梢酝ㄟ^ /drc select check nwchk 這個語句來控制drc檢查/只檢查這個集合，也可unselect去掉這個集合。nw_chk1 nwell width must =2.5 int nwelli 2.5 abut 90 singular region / n阱的寬度檢查，后面的abut90 singular region 是secong key word

11、s 。 /abut=1.4 ext nwelli 1.4 abut=4 ext nwelli 4 abut=0.4 enc allnsub nwell 0.4 abut90 outside also singular region/ 阱包nsub不能小于0.4, outside also 也是second key words,表示nsub在 / nwell 外也報錯。nw_chk5 show bad nwell connect two different net stamp_nwell = stamp nwell by allnsub nwell not stamp_nwell/stamp命令

12、來定義nwell 連接性，并且只能有一個連接，當某個nwell的nsub有兩/個或以上的不同線名時,這個nwell不會被選成stamp_nwell。沒有nsub的阱也不會被/選出來。/關(guān)于有源區(qū)及多晶硅，鋁等層次的檢查可參考nwell的設(shè)置。/contact checkcont_chk1 min&max contact size 0.50.5 not rectangle cont 0.5 by = =0.5 orthogonal only/表示contact只能這么大，并且每條邊必須都平行與x或y軸。/密度檢查 den_chk1 min met1 density is 30% density

13、met1 layout , 這里可以設(shè)置調(diào)用的版圖工具。具體配置方法見在線幫助中calibre 與其他工具的接口。在cadence的virtuoso 中集成了calibre 以后，virtuoso 的菜單中會多出calibre 的菜單，如：即可以直接從virtuoso 中調(diào)用圖形化的drc, lvs 和rve，顯得十分方便。點擊start rve ， 選擇數(shù)據(jù)庫名稱，同樣可以得到同圖1 一樣的界面，這時rve 已經(jīng)和版圖工具集成在一起，可以在rve 中點擊一些錯誤坐標，virtuoso 中立刻會顯示錯誤的位置，如圖3：這里點擊m1 小于最小面積的錯誤中的第1 個錯誤點：右邊坐標紅色下劃線的(-

14、1.96 ,3.97 ) , 在版圖工具中會立刻高亮顯示位置，如圖4：因此改錯起來十分方便?？梢栽趓ve 菜單view by check , rve 左邊會顯示出check 每條rule 的結(jié)果，見圖5：綠色的表示檢查該rule 無誤。而且利用file 菜單中可以方便地打開drc 結(jié)果報告、drc runset 等，如圖6：第三章 calibre lvs31數(shù)據(jù)準備需要的數(shù)據(jù)為版圖數(shù)據(jù)、電路圖數(shù)據(jù)和runset 文件。calibre 把電路圖網(wǎng)表的部分叫source。source 部分要求的網(wǎng)表格式為標準spice 格式或者calibre自身的一種類似spice 的格式。calibre 有一種

15、把verilog 轉(zhuǎn)為自身類spice 格式的功能，叫v2lvs，下面先介紹v2lvs：v2lvs 能夠把verilog 網(wǎng)表和相對應(yīng)的spice 庫、verilog 子庫轉(zhuǎn)成calibre lvs 用到的電路圖source 網(wǎng)表，其功能如圖：轉(zhuǎn)換的原理是verilog 網(wǎng)表根據(jù)verilog 子庫對元件端口的定義，去spice 子庫找同樣名稱和端口的元件，然后進行網(wǎng)表和格式上的替換。因此v2lvs 轉(zhuǎn)類spice 網(wǎng)表時，需要verilog 網(wǎng)表、spice 庫、verilog 子庫描述（可選）,其命令格式如下：v2lvs v verilog_file o spice_like_file -

16、l verilog_lib_file -lsp spice_lib_file-lsr spice_lib_file -s spice_lib_file -s0 groundnet -s1 powernet -sk -i-v 后面接verilog 文件名稱；-o 為輸出類spice 格式文件；-l 是verilog 子庫描述；-lsp接spice 庫網(wǎng)表，p 是pin 模式，即不允許有數(shù)組類的verilog 端口(比如pa3、pa2、pa1、pa0)出現(xiàn)；-lsr 與-lsp 意義同，不過pin 是range 模式，即可以接受verilog的數(shù)組端口；與-lsp，-lsr 不同的是，-s 是只是

17、讓轉(zhuǎn)出文件在前面include 這些spice子庫，而不會讀它們；-s0 , -s1 為對verilog 中1b0, 1b1 的電源網(wǎng)絡(luò)取代；-sk 指允許多組復合電源，不僅僅是一對全局電源vdd,vss；-i 指輸出文件采用spice 通用的pin 格式，沒有$引導，便于仿真。常見的例子如下：v2lvs v top_design.hv o top_design.sp s0 vss s1 vdd sk l pll_risc.v -l cache_core.v l pad.v l std.v -lsr pll_risc.sp lsr cache_try_new.splsp std.sp -lsp

18、 pad.sp -s pll_risc.sp s cache_try_new.sp s std.sp s pad.sp根據(jù)幾個子模塊的情況，轉(zhuǎn)出整個芯片的lvs 網(wǎng)表。實際上，verilog 子庫并不是都需要的，v2lvs 在轉(zhuǎn)spice 網(wǎng)表的時候，是根據(jù)verilog 子庫中元件端口和spice 子庫中的元件端口名稱對應(yīng)關(guān)系來轉(zhuǎn)的。如果在verilog 網(wǎng)表中沒有數(shù)組端口,則該元件端口名稱在spice 子庫網(wǎng)表中元件的端口名稱中也是唯一的標識，因此不會轉(zhuǎn)錯。但是對于數(shù)組端口（如pa31：0），如果沒有verilog 子庫對模塊的端口定義，v2lvs 按照缺省的從高位到低位的方式轉(zhuǎn)出端口對應(yīng)

19、關(guān)系，因此會出錯。因此對于有數(shù)組端口的verilog 網(wǎng)表，一定要求有verilog子庫網(wǎng)表。上面的例子可以簡化為：v2lvs v top_design.hv o top_design.sp s0 vss s1 vdd sk -lpll_risc.v l cache_core.v -lsr pll_ric.sp -lsr cache_try_new.sp -lspstd.sp lsp pad.sp -s pll_risc.sp s cache_try_new.sp s std.sp spad.sp32 lvs 流程 從下面的流程中可看出，calibre lvs都先把版圖提取出spice格式的網(wǎng)

20、表來，實際上calibre lvs比對的是兩個spice網(wǎng)表。completed layoutrule filecompleted source calibre lvslvs results databaseascii reportextracted netlistcorrect layout errorslocate errors using calibre rve and layout tooldetermine errors from report33一個簡單的lvs runset文件/ 注釋layout path “/home/*” /版圖數(shù)據(jù)的路徑及名稱layout primary

21、“*” /版圖的頂單元名layout system gdsii /版圖數(shù)據(jù)的格式/-source path “/home/*” /邏輯網(wǎng)表的路徑及名稱source primary “*” /頂層邏輯名source system spice /邏輯網(wǎng)表的格式/-lvs report “/home/*” /lvs report的路徑及名稱lvs report option s /顯示軟連接的沖突precision 1000resolution 10 /格點為0.01unit capacitance ffunit resistance ohmunit length u /定義文件里電容、電阻、長度的

22、單位/-lvs power name “?vdd?” “?vdd?” “?vcc?” “?vcc?” /定義電源 ？為通配符lvs ground name “?gnd?” “?gnd?” “?vss?” “?vss?”/定義地text depth primary / 定義只認頂層的text，用all表示認識所有的textvirtual connect colon yes/定義允許用名字的虛擬連接/-lvs abort on supply error yes /電源地短路就中斷l(xiāng)vs，要檢查短路才設(shè)為nolvs isolate shorts no /發(fā)現(xiàn)電源地短路時改為yes，因為它需要很長時間

23、lvs ignore ports no /不忽略portslvs check port names yes /比ports的名字lvs recognize gates all/ 同上面圖形界面里gates的設(shè)置lvs all capacitor pins swappable yes /允許電容兩端互換/-lvs filter unused mos yes /忽略版圖里不用的mos管，下面有詳細控制lvs filter unused resistors yes /忽略版圖里不用的電阻，下面有詳細控制lvs filter unusedc capacitors yes /忽略版圖里不用的電容，下面有

24、詳細控制lvs filter unused option ab rc re rg yc o/定義哪些器件是不用的器件：ab表示去掉g s d三端連一起的mos管，rc表示去/兩端連一起的電阻，re表示去掉兩端連一起的電容，rg表示去掉兩端連一起的二極/管，yc表示去掉三端連一起的三極管，o是過濾的重復設(shè)置，一般都加上。lvs reduce parallel bipolar yes /將并聯(lián)的三極管當成一個lvs reduce parallel mos yes /將并聯(lián)的mos管當成一個lvs reduce parallel diodes yes /將并聯(lián)的二極管當成一個lvs reduce p

25、arallel capacitors yes /將并聯(lián)的電容當成一個lvs reduce parallel resistors yes /將并聯(lián)的電阻當成一個lvs reduce series resistors yes /將串聯(lián)的電阻當成一個lvs reduce series capacitors yes /將串聯(lián)的電容當成一個/-/輸入層次定義layer nwelli 1layer ndiffi 2layer pdiffi 3.bulk = extent /定義大襯底，extent表示數(shù)據(jù)的最外框text layer 60 attach 60 met1port layer text 60t

26、ext layer 70 attach 70 met2port layer text 70 /定義text的連接layout top layer padi met3i met2i via2i via1i / 將這些數(shù)據(jù)當成頂層/-/層次運算，同drcndiffx = rlocosi and nimpi . . ./-/定義連接，同drcconnect met2 met1 by via1 . . ./-/器件定義device mn(n) ngate tpoly tnsd tnsd bulk 0.5 /定義nmos管，拐角因子為0.5trace property mn(n) l l 0.1 /比對

27、溝道長度 允許10%的誤差trace property mn(n) w w 0.1/比對溝道寬度 允許10%的誤差device mp(p) tpgate tpoly tpsd tpsd tnwell 0.5 /定義pmos管，拐角因子為0.5trace property mp(p) l l 0.1 /比對溝道長度 允許10%的誤差trace property mp(p) w w 0.1 /比對溝道寬度 允許10%的誤差device r(rw) bnwell tnsd tnsd 800 /定義電阻，方塊阻值為800ohmtrace property r(rw) r r 0.3 /比對電阻值，允許

28、30的誤差device c(cl) pccap cpo2 tpoly 0.72 0 /定義電容，每平方電容值0.72ff，0表示不計 /算周長效應(yīng)的電容trace property c(cl) c c 0.3 /比對電容值，允許30的誤差device q(pl) trimk coll base emit /定義三極管device d(dn) ndiomk bulk tndio / 定義二極管trace property d(dn) a a 0.3 /比對二極管的面積，允許30的誤差/-/erc check 部分lvs softchk tnwell contactlvs softchk bulk

29、 contacterc pathchk ground& !powererc pathchk power& !grounderc pathchk !power&!grounderc pathchk !labeledpsub_to_power net psub “?vdd?” “?vdd?” “?vcc?” “?vcc?”nsub_to_ground net nsub “?vss?” “?vss?” “?gnd?” “?gnd?”34 runset文件里器件的定義器件定義的一般格式 device element_name (model_name) device_layer pin_layer pr

30、operty_spectificationexample: property specificationbulk pin layerdrain pin layersource pin layer.gate pin layerdev mp(p) gate poly(g) src(s) drn(d) nwell(b) 0.5device layermodel_nameelement_nameelement namedefinitionpin namesdefault properties for tracingparameters forproperty specificationmnmpmdme

31、mostransistorg(gate) 1st pin layers(source) 2nd pin layerd(drain) 3rd pin layerb(bulk) 4th pin layer is optionalwidthlengtheffective_width_factor(weffect)ddiodepos(+pin) 1st pin layerneg(-pin)2nd pin layersub(substrate)3rd pin layer is optionalarea perimeterccapacitorpos 1st pin layerneg 2nd pin lay

32、ersub 3rd pin layer is optionalcapacitancearea_capperim_caprresistorpos 1st pin layerneg 2nd pin layersub 3rd pin layer is optionalresistanceresistivityqbipolartransistorc(coll) 1st pin layerb(base) 2nd pin layere(emit) 3rd pin layersub 4th pin layer is optionalnone35用commond line 來運行calibre lvs檢查（1

33、）先必須有一個完整的規(guī)則檢查文件，必須包含運行設(shè)置、層次定義、層次運算、器件定義等幾部分。（2）建一個批處理命令比如叫run_lvs，內(nèi)容為！ /bin/csh frm r /home/*/svdbcalibre lvs hier spice /home/*/svdb/topcell.sp hcell hcell_file rule_file |tee lvs.log/假如沒有hcell_filecalibre lvs hier spice /home/*/svdb/topcell.sp auto rule_file |tee lvs.log（3）前面rm的目的是每次清空lvs database目錄，命令中topcell 為版圖的頂層單元名。（5） 然后每次運行這個批處理命令就可以了，在unix命令行下輸入 ./run_lvs命令就可。運行完后可以到存