2.4其它常用的組合邏輯器件

1、2.4.1全加器全加器 A B S C HA FA Ai Bi Ci-1 Ci Si 在兩個在兩個1位二進制數(shù)相加時，不考慮低位來的進位的相加位二進制數(shù)相加時，不考慮低位來的進位的相加-半加半加在兩個二進制數(shù)相加時，考慮低位進位的相加在兩個二進制數(shù)相加時，考慮低位進位的相加 -全加全加 加法器分為半加器和全加器兩種。加法器分為半加器和全加器兩種。半加器半加器全加器全加器1、半加器和全加器、半加器和全加器2.4其它常用的組合邏輯器件其它常用的組合邏輯器件表表211為一位全加器真值表，為一位全加器真值表，A、B為兩個一位相加的二為兩個一位相加的二進制數(shù)，進制數(shù)，Ci為低位二進制數(shù)相加的進位，則為低

2、位二進制數(shù)相加的進位，則S0為本位二為本位二進制數(shù)進制數(shù)A、B和低位進位和低位進位Ci的相加之和，的相加之和，C0為為A、B和和Ci相相加向高位的進位。圖加向高位的進位。圖234所示為算術(shù)和所示為算術(shù)和S0及進位輸出及進位輸出C0的卡諾圖。的卡諾圖?？ㄖZ圖卡諾圖 010001111001011010S0Ci AB010001111000100111C0Ci AB可以導(dǎo)出算術(shù)和可以導(dǎo)出算術(shù)和S0及進位輸出及進位輸出C0的邏輯函數(shù)方程為：的邏輯函數(shù)方程為： 0iiiiSC A BAC BBA CABCiiiiiiC AC BCAAC AB BAB BCABC0iiiiCABACBCAB ACBC用

3、與非門實現(xiàn)上述邏輯方程的電路如圖用與非門實現(xiàn)上述邏輯方程的電路如圖235(a)所示。所示。 ABCiS0C0ABCiS0C0(a)(b)令令 0()()iiiiSC AAC BB A CAC()()iiiCA BB CAABCAB若將上述若將上述S0、C0的邏輯函數(shù)進行如下變換的邏輯函數(shù)進行如下變換0iiiiiCABABCABCABABCABCABC（）得到由異或門和與非門構(gòu)成的較為簡單的一位全加器得到由異或門和與非門構(gòu)成的較為簡單的一位全加器邏輯電路如圖邏輯電路如圖235(b)。全加器是常用的算術(shù)運算電路，一位全加器邏輯符號全加器是常用的算術(shù)運算電路，一位全加器邏輯符號如圖如圖236所示。所

4、示。AiBiCi1SiCi將多個一位全加器串聯(lián)在一起，便可構(gòu)成多位全加器。圖將多個一位全加器串聯(lián)在一起，便可構(gòu)成多位全加器。圖237是由是由4個一位全加器構(gòu)成的四位全加器。這種全加器個一位全加器構(gòu)成的四位全加器。這種全加器工作速度是比較低的，因為進位信號從低位傳送到高位是工作速度是比較低的，因為進位信號從低位傳送到高位是逐級傳送的。由于每一位的進位延遲時間，完成一次加法逐級傳送的。由于每一位的進位延遲時間，完成一次加法運算的時間便隨著兩個數(shù)碼位數(shù)的增加而增加。運算的時間便隨著兩個數(shù)碼位數(shù)的增加而增加。 C4 F4 F3 F2 F1 B4 A4 C3 B3 A3 C2 B2 A2 C1 C1 B

5、1 A1 C0 C2 C3 C4 超前進位法或并行進位法。超前進位法或并行進位法。111110()CABAB C222221()CA BAB C333332()CA BAB C444443()CA BAB C式中，式中，AB為進位產(chǎn)生項，不管進位輸入信號為何值，均為進位產(chǎn)生項，不管進位輸入信號為何值，均可產(chǎn)生進位；為進位傳輸項，它本身不產(chǎn)生進位，而是傳可產(chǎn)生進位；為進位傳輸項，它本身不產(chǎn)生進位，而是傳輸進位信號。令，則上述邏輯方程組可寫成：輸進位信號。令，則上述邏輯方程組可寫成：1110CMN C2221221210CMN CMN MN N C33323323213210CMN CMN MN

6、N MN N N C4443443432432143210CMN CMN MN N MN N N MN N N N C圖圖238為四位全加器邏輯符號。四位全加器已做成中規(guī)為四位全加器邏輯符號。四位全加器已做成中規(guī)模集成電路，主要型號有模集成電路，主要型號有74LS283、74S283、CC4008等。等。 A3 A2 A1 A0 B3 B2 B1 B0 C0 F3 F2 F1 F0 CI 2.4.2 數(shù)字比較器數(shù)字比較器 比較器有兩種，一種為模擬比較器，是用于比較兩個模擬比較器有兩種，一種為模擬比較器，是用于比較兩個模擬電壓大小的電路；另一種為數(shù)字比較器，是用于比較兩個電壓大小的電路；另一種為

7、數(shù)字比較器，是用于比較兩個數(shù)字量大小的邏輯電路。數(shù)字量大小的邏輯電路。 由于一位數(shù)碼比較的結(jié)果有相等、大于和小于三種情況，由于一位數(shù)碼比較的結(jié)果有相等、大于和小于三種情況，因而假定一位數(shù)字比較器的輸入為因而假定一位數(shù)字比較器的輸入為A、B（要比較的兩個數(shù)（要比較的兩個數(shù)字），輸出比較結(jié)果為字），輸出比較結(jié)果為L1、L2、L3。其中。其中L1代表代表“AB”，L2代表代表“AB）L3（A=B）L2（AB）（A=B）（AB） （A=B） （AB） L2（A=B） L3（AB） （A=B） （AB） COMP COMP ： AB1111100LA BABABAB2111100LA BABABAB31

8、100LABAB圖圖242是四位數(shù)字比較器的邏輯符號，如沒有低位芯片是四位數(shù)字比較器的邏輯符號，如沒有低位芯片時，時，“”端應(yīng)接低電平（端應(yīng)接低電平（0），），“=”端應(yīng)接高電平端應(yīng)接高電平（1）。常用的中規(guī)模集成比較器有）。常用的中規(guī)模集成比較器有74LS85、74S85、CC4063等。等。A3A2A1A0B3B2B1B0=BABA=BCOMP2.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 數(shù)據(jù)選擇器又稱多路選擇器或多路開關(guān)，是從多個輸入信數(shù)據(jù)選擇器又稱多路選擇器或多路開關(guān)，是從多個輸入信號中選擇一個送至輸出端的器件。號中選擇一個送至輸出端的器件。 表表213為四選一數(shù)據(jù)選擇器真值表，為四選一數(shù)據(jù)選擇器

9、真值表，D0、D1、D2、D3為為4個輸入信號，個輸入信號，Y為輸出端，至于哪個輸入信號被選中送至為輸出端，至于哪個輸入信號被選中送至輸出端，取決于地址變量輸出端，取決于地址變量A1和和A0（也稱為數(shù)據(jù)選擇器的控（也稱為數(shù)據(jù)選擇器的控制端），制端），A1和和A0為為00時，時，D0被送至輸出端；被送至輸出端；A1和和A0為為01時，時，D1被送至輸出端；被送至輸出端；A1和和A0為為10時，時，D2被送至輸出端；被送至輸出端；A1和和A0為為11時，時，D3被送至輸出端。因此輸出被送至輸出端。因此輸出Y的邏輯方程為的邏輯方程為301201101001DAADAADAADAAYA0A1D3D2D

10、1D0Y圖圖245為兩個四選一選擇器和與或門構(gòu)成八選一選擇器邏輯為兩個四選一選擇器和與或門構(gòu)成八選一選擇器邏輯電路。電路。 D7 D6 D5 D4 A0 A1 D3 D2 D1 D0 Y Y1 A0 A1 A0 A1 EN EN D3 D2 D1 D0 D3 D2 D1 D0 Y Y0 Y A2 MUX MUX 根據(jù)四選一選擇器邏輯方程寫出根據(jù)四選一選擇器邏輯方程寫出Y1和和Y0及及Y的邏輯方程式：的邏輯方程式： 11041051061070100101102103YA A DA A DA A DA A DYA A DA A DA A DA A D202 1210021012102210321

11、04210521062107YAYAYA A A DA A A DA A A DA A A DA A A DA A A DA A A DA A A D同樣，用兩片八選一數(shù)據(jù)選擇器可以構(gòu)成一個十六選一數(shù)同樣，用兩片八選一數(shù)據(jù)選擇器可以構(gòu)成一個十六選一數(shù)據(jù)選擇器。目前，常用的八選一數(shù)據(jù)選擇器中規(guī)模集成電據(jù)選擇器。目前，常用的八選一數(shù)據(jù)選擇器中規(guī)模集成電路有路有74LS151、74S151、CC4512等。等。 2.4.4 奇偶校驗器奇偶校驗器 奇偶校驗器是一個用來進行奇偶檢驗的邏輯器件，它既可奇偶校驗器是一個用來進行奇偶檢驗的邏輯器件，它既可以產(chǎn)生奇偶檢驗位，又可以對數(shù)據(jù)進行奇偶檢驗。該器件以產(chǎn)生奇偶檢驗位，又可以對數(shù)據(jù)進行奇偶檢驗。該器件主要應(yīng)用于計算機或數(shù)字