2FSK數(shù)字調(diào)制通信系統(tǒng)的設(shè)計(jì)

1、2fsk數(shù)字調(diào)制通信系統(tǒng)的設(shè)計(jì)摘要調(diào)制解調(diào)器是通信系統(tǒng)中的關(guān)鍵設(shè)備，其性能的好壞直接關(guān)系到整個(gè)系統(tǒng)的性能。本次設(shè)計(jì)的fsk調(diào)制系統(tǒng)具有抗干擾、抗噪聲、抗衰減性能較強(qiáng)、技術(shù)復(fù)雜程度比較低、成本低等諸多優(yōu)點(diǎn)，因而廣泛應(yīng)用與實(shí)際電路中。在中低速數(shù)據(jù)傳輸通信系統(tǒng)中得到了較為廣泛的應(yīng)用。此外，許多集成芯片里也用到了fsk調(diào)制技術(shù)。本次設(shè)計(jì)的fsk電路可廣泛用于計(jì)算機(jī)網(wǎng)絡(luò)、辦公自動(dòng)化、遠(yuǎn)程自控系統(tǒng)及移頻通信中?，F(xiàn)代通信系統(tǒng)要求通信距離遠(yuǎn)、通信容量大、傳輸質(zhì)量好。作為其關(guān)鍵技術(shù)之一的調(diào)制解調(diào)技術(shù)一直是人們研究的一個(gè)重要方向。從最早的模擬調(diào)幅調(diào)頻技術(shù)的日臻完善,到現(xiàn)在數(shù)字調(diào)制技術(shù)的廣泛運(yùn)用,使得信息的傳輸更為

2、有效和可靠.。采用fsk調(diào)制方式的主要優(yōu)點(diǎn)是：無需載波恢復(fù)，大大降低了系統(tǒng)復(fù)雜度。對(duì)幅度的非線性抗干擾能力強(qiáng)。因?yàn)閒sk信號(hào)為恒包絡(luò)信號(hào)，其信息完全包含在信號(hào)的過零點(diǎn)上，所以比起調(diào)幅信號(hào)，其對(duì)幅度非線性抗干擾能力要強(qiáng)。調(diào)制解調(diào)易用軟硬件實(shí)現(xiàn)，簡(jiǎn)單易懂。關(guān)鍵字： vhdl語言；2fsk調(diào)制；2fsk解調(diào)；mfsk調(diào)制2fsk digital modems communication system designsummarymodem is the key equipment of communications system; its performance will have a direct

3、effect on the performance of the whole system. the design of the fsk modulation system has advantages such as anti-jamming, anti-noise, high-attenuation performance, relatively low technical complexity and low cost, thus widely applying in actual circuit. it has been more widely used in the low-spee

4、d data transmission communication system. in addition, many integrated chip also used the fsk modulation technique.the design of the fsk circuit can be widely used in computer networking, office automation, remote-controlled system and the frequency shift in communication. modern communication syste

5、ms require far distance communications, telecommunications capacity, and transmission quality. as one of the key technologies of its modem technology has always been an important researching direction of people. from the earliest am fm analog technology improving, and now digital modulation of the e

6、xtensive use of technology, making the transmission of information more effective and reliable. the main advantages of using fsk modulation are: without carrier recovery, significantly reducing system complexity. strong anti-interference capability on the rate of non-linear. because the fsk signals

7、are constant envelope signals, the information are totally included in the over 0.1 signal point, rather than am signals, having stronger anti-interference capability on the rate of non-linear. modem is easy to achieve by using software and easy-to-understand.key word: vhdl language；the 2fsk make；th

8、e 2fsk solution adjust；the mfsk make緒論如今社會(huì)通信技術(shù)的發(fā)展速度可謂日新月異，計(jì)算機(jī)的出現(xiàn)在現(xiàn)代通信技術(shù)的各種媒體中占有獨(dú)特的地位，計(jì)算機(jī)在當(dāng)今社會(huì)的眾多領(lǐng)域里不僅為各種信息處理設(shè)備被使用，而且它與通信向結(jié)合，使電信業(yè)務(wù)更加豐富。隨著人類經(jīng)濟(jì)和文化的發(fā)展，人們對(duì)通信技術(shù)性能的需求也越來越迫切，從而又打打推動(dòng)了通信科學(xué)的發(fā)展。在通信理論上，先后形成了“過濾和預(yù)測(cè)理論”、“香濃信息論”、“糾錯(cuò)編碼理論”、“信源統(tǒng)計(jì)特性理論”、“調(diào)制理論”等。通信作為社會(huì)的基本設(shè)施和必要條件，引起的世界各國(guó)的廣泛關(guān)注，通信的目的就是從一方向另一方傳送信息，給對(duì)方以信息，但是消息

9、的傳送一般都不是直接的，它必須借助于一定形式的信號(hào)才能便于遠(yuǎn)距離快速傳輸和進(jìn)行各種處理。雖然基帶信號(hào)可以直接傳輸，但是目前大多數(shù)信道不適合傳輸基帶信號(hào)。現(xiàn)有通信網(wǎng)的主體為傳輸模擬信號(hào)而設(shè)計(jì)的，基待數(shù)字信號(hào)不能直接進(jìn)入這樣的通信網(wǎng)?；鶐盘?hào)一般都包含有頻率較低，甚至是直流的分量，很難通過有限尺寸的天線得到有效輻射，因而無法利用無線信道來直接傳播。對(duì)于大量有線信道，由于線路中多半串接有電容器或并接有變壓器等隔直流元件，低頻或直流分量就會(huì)受到很大限制。因此，為了使基帶信號(hào)能利用這些信道進(jìn)行傳輸，必須使代表信息的原始信號(hào)經(jīng)過一種變換得到另一種新信號(hào)，這種變換救是調(diào)制。實(shí)際中一般選正弦信號(hào)為基帶信號(hào)，稱

10、為載波信號(hào)。代表所傳信息的原始信號(hào)，使調(diào)制載波的信號(hào)。調(diào)制救是從載波的一個(gè)參量的變化來反映調(diào)制信號(hào)變化的過程。用載波幅度的變化來反映調(diào)制信號(hào)的稱為振幅調(diào)制；用載波的頻率、相位反映調(diào)制信號(hào)變化的調(diào)制分別成為頻率調(diào)制和相位調(diào)制。而實(shí)現(xiàn)這些調(diào)制過程得設(shè)備成為調(diào)制器。從已調(diào)波形中恢復(fù)調(diào)制信號(hào)的過程稱為解調(diào)，相應(yīng)的設(shè)備成為解調(diào)器。一般講調(diào)制器和解調(diào)器做成一個(gè)設(shè)備，可用于雙向傳輸，稱為調(diào)制解調(diào)器。調(diào)制的另一目的是便于線路復(fù)用。在進(jìn)行奪路傳輸時(shí)，各路數(shù)據(jù)的原始基帶型號(hào)的頻譜往往是相互重疊的，不能在同一線路上同時(shí)出數(shù)。經(jīng)過調(diào)制后，各路信號(hào)可已搬移到頻帶湖不重疊的頻段去傳輸，從而避免多路傳輸中的相互干擾。基于這

11、種目的，信號(hào)經(jīng)調(diào)制后在傳輸?shù)姆绞接址Q為頻帶傳輸。調(diào)制信號(hào)時(shí)模擬信號(hào)的稱為模擬調(diào)制，模擬調(diào)制是對(duì)載波信號(hào)的參量驚醒連續(xù)調(diào)制，在接受端則對(duì)載波信號(hào)的調(diào)制參量連續(xù)地估值；而數(shù)字調(diào)制則是用載波的某些離散狀態(tài)來表征所傳輸?shù)男畔ⅲ诮邮芏艘仓灰獙?duì)載波信號(hào)的離散調(diào)制參量進(jìn)行檢測(cè)。二進(jìn)制數(shù)字調(diào)制所用調(diào)制信號(hào)由代表“0”“1”的數(shù)字信號(hào)脈沖序列組成。因此，數(shù)字調(diào)制信號(hào)也成為鍵控信號(hào)。在二進(jìn)制振幅調(diào)制、頻率調(diào)制和相位調(diào)制分別稱為振幅鍵控（ask）、頻移鍵控（fsk）、相移鍵控（psk）。數(shù)字調(diào)制產(chǎn)生模擬信號(hào)，其載波參量的離散狀態(tài)是與數(shù)字?jǐn)?shù)據(jù)相對(duì)應(yīng)的，這種信號(hào)適宜于在帶通型的模擬信道上傳輸。頻率調(diào)制是利用載波的頻率

12、變化來傳輸信息的，其中最簡(jiǎn)單的一種方式是二進(jìn)制頻移鍵控（2fsk）調(diào)制，它是繼振幅鍵控信號(hào)之后出現(xiàn)比較早的一種調(diào)制方式。由于它的抗衰減性能優(yōu)于ask，設(shè)備又不算復(fù)雜，實(shí)現(xiàn)也比較容易，所以一直在很多場(chǎng)合，例如在中低速數(shù)據(jù)傳輸，尤其在有衰減的無線信道中廣泛應(yīng)用。二進(jìn)制頻移鍵控（2fsk）用靠近在載波的兩個(gè)不同頻率表示兩個(gè)二進(jìn)制數(shù)。fsk信號(hào)有兩種產(chǎn)生方法：載波調(diào)頻法和頻率選擇法。載波調(diào)頻法產(chǎn)生的是相位連續(xù)的fsk信號(hào)，相位連續(xù)fsk信號(hào)一般由一個(gè)振蕩器產(chǎn)生，用基帶信號(hào)改變振蕩器的參數(shù)，使震蕩頻率發(fā)生變化，這時(shí)相位是連續(xù)的。頻率選擇法一般是相位不連續(xù)的fsk信號(hào)，相位不fsk信號(hào)一般由兩個(gè)不同頻率的

13、振蕩器長(zhǎng)生，由基帶信號(hào)控制著兩個(gè)頻率信號(hào)的輸出。由于這兩個(gè)振蕩器是相互獨(dú)立的因此在轉(zhuǎn)換或相反的過程中，不能保證相位的連續(xù)。了解了2fsk信號(hào)的基本概念后，利用quartus ii軟件中的vhdl語言對(duì)2fsk頻移鍵控系統(tǒng)就行調(diào)制、解調(diào)的程序設(shè)計(jì)；程序設(shè)計(jì)運(yùn)行成功后，在利用vhdl語言對(duì)2fsk頻移鍵控系統(tǒng)進(jìn)行調(diào)制、解調(diào)的波形仿真；最后通過vhdl語言制作出2fsk頻移鍵控系統(tǒng)調(diào)制、解調(diào)的電路圖。1. eda技術(shù)簡(jiǎn)介eda技術(shù)就是依靠功能強(qiáng)大的電子計(jì)算機(jī)，在eda工具軟件平臺(tái)上，對(duì)以硬件描述語言hdl（hardware description language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，

14、自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件cpld/fpga或?qū)Ｓ眉呻娐穉sic（application specific integrated circuit）芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。eda技術(shù)可把數(shù)字通信技術(shù)，微電子技術(shù)和現(xiàn)代電子設(shè)計(jì)自動(dòng)技術(shù)結(jié)合起來，實(shí)現(xiàn)硬件設(shè)計(jì)軟件化，加速了數(shù)字通信系統(tǒng)設(shè)計(jì)的效率，降低了設(shè)計(jì)成本。利用eda技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下幾個(gè)特點(diǎn)：(1) 用軟件的方式設(shè)計(jì)硬件；(2) 用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動(dòng)完成的；(3) 設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真；(4) 系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)

15、；(5) 整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。因此，eda技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。1.1 quartus ii簡(jiǎn)介quartus ii是max+plus iide后續(xù)版本，quartus ii是業(yè)內(nèi)第一個(gè)為fpga、cpld和結(jié)構(gòu)化asic開發(fā)提供統(tǒng)一標(biāo)準(zhǔn)設(shè)計(jì)流程的設(shè)計(jì)工具，cpld/fpga是電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)，cpld/fpga可以完成任何數(shù)字器件功能，設(shè)計(jì)者可以通過傳統(tǒng)原理圖輸入法（gdf）或硬件描述語言設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)通過軟件仿真我們可以事先驗(yàn)證設(shè)計(jì)正確性，在pcb完成后還可以利用cpld在線修改能力隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。電路設(shè)

16、計(jì)與輸入是指通過某些規(guī)范的描述方式，將工程師電路構(gòu)思輸入給eda工具。常用的設(shè)計(jì)方法有硬件描述語言（hdl）和原理圖設(shè)計(jì)輸入方法等。原理圖設(shè)計(jì)輸入法在早期應(yīng)用得比較廣泛，它根據(jù)設(shè)計(jì)要求，選用器件、繪制原理圖、完成輸入過程。這種方法的有點(diǎn)是直觀、便于理解、元器件庫(kù)資源豐富。但是在大型設(shè)計(jì)中，這種方法的可維護(hù)性較差，不利于模塊構(gòu)造與重用。更主要的缺點(diǎn)就是當(dāng)所選用芯片升級(jí)換代后，所有的原理圖都要做相應(yīng)的改動(dòng)。目前進(jìn)行大型工程設(shè)計(jì)時(shí)，最常用的設(shè)計(jì)方法是hdl設(shè)計(jì)輸入法，其中影響最為廣泛的hdl語言是vhdl和verilog hdl。他們的共同特點(diǎn)是利用由頂向下設(shè)計(jì)，利于模塊的劃分與復(fù)用，可移植性好，通

17、用性好，設(shè)計(jì)不因芯片的工藝與結(jié)構(gòu)不同而變化，更利于向asic的移植。波形輸入和狀態(tài)機(jī)輸入方法是兩種常用的輔助設(shè)計(jì)輸入方法：使用波形輸入時(shí)，志耘愛繪制出激勵(lì)波形與輸出波形，eda軟件就能自動(dòng)地根據(jù)響應(yīng)關(guān)系進(jìn)行設(shè)計(jì)；使用狀態(tài)機(jī)輸入法時(shí)，設(shè)計(jì)者只需要畫出狀態(tài)轉(zhuǎn)移圖，eda軟件就能生成相應(yīng)的hdl代碼或原理圖，使用十分方便。大致設(shè)計(jì)流程為：通過傳統(tǒng)原理圖輸入法（gdf）或硬件描述語言（vhdl,ahdl）設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)生成相應(yīng)的目標(biāo)文件程序，通過下載電纜將代碼下載到目標(biāo)芯片。這與過去傳統(tǒng)意義的電子設(shè)計(jì)大不相同。尤其表現(xiàn)在：傳統(tǒng)設(shè)計(jì)是自底向上的設(shè)計(jì)，合格產(chǎn)品的設(shè)計(jì)總要反復(fù)多次試驗(yàn)，次數(shù)主要取決于經(jīng)驗(yàn)而

18、且必須制成成品才能進(jìn)行儀器測(cè)量。因此現(xiàn)代eda縮減了設(shè)計(jì)成本，縮短了設(shè)計(jì)周期，更接近于常規(guī)思維方式，標(biāo)準(zhǔn)產(chǎn)品方便測(cè)試，對(duì)設(shè)計(jì)者經(jīng)驗(yàn)要求低，保密性強(qiáng)集成度高。1.1.1 quartus ii特點(diǎn)quartus ii的特點(diǎn)在以下幾個(gè)方面有突出的表現(xiàn)：(1) 領(lǐng)先的草坪綠地、fpga和結(jié)構(gòu)化asic設(shè)計(jì)技術(shù)。quartus ii軟件提供了最全面的fpga、cpld和結(jié)構(gòu)化asic設(shè)計(jì)流程，powerplay功耗分析和優(yōu)化技術(shù)以及其他的新特性和增強(qiáng)技術(shù)。quartus ii在高密度fpga設(shè)計(jì)、低成本fpga設(shè)計(jì)和cpld設(shè)計(jì)具有最佳的性能表現(xiàn)。(2) 獨(dú)到的設(shè)計(jì)流程支持。在quartus ii中，i

19、/o的分配和確認(rèn)可以在前段完成，這樣就可以盡早開始設(shè)計(jì)pcb?；谀K設(shè)計(jì)流程的logiclock流程第一次在fpga的設(shè)計(jì)中引入了高效的團(tuán)隊(duì)合作方法，使系統(tǒng)集成更容易和靈活。quartus ii可以支持所有目前流行的eda工具驚醒fpga設(shè)計(jì)，通過命令行和工具命令語言（tcl）腳本與第三方edagongju 進(jìn)行接口。(3) 先進(jìn)的系統(tǒng)設(shè)計(jì)和ip集成環(huán)境。利用軟件中的sopc builder工具，還有可選的dps builder工具，以及altera和其合作伙伴提供的豐富ip核，用和甚至不用編寫硬件描述語言（hdl）就可以集成和創(chuàng)建一個(gè)完整的系統(tǒng)。(4) 出眾的時(shí)序逼近技術(shù)。quartus

20、ii帶給高密度fpga設(shè)計(jì)最先進(jìn)的方案就是時(shí)序逼近技術(shù)，這項(xiàng)技術(shù)將靜態(tài)時(shí)序分析、時(shí)序靠近地層編輯器、新技術(shù)映射查看器、布局布線和物理綜合引擎，以及第三方的物理綜合工具緊密地結(jié)合起來。(5) 完整的驗(yàn)證方案。除了集成了所有的業(yè)界領(lǐng)先的第三方合作伙伴的eda驗(yàn)證工具外，quartus ii還提供了先進(jìn)的多時(shí)鐘時(shí)序分析能力，集成了功耗分析、芯片編輯器、實(shí)時(shí)的在系統(tǒng)修改能力、都有的無需重配置器件的情況下在系統(tǒng)升級(jí)存儲(chǔ)器和常量的能力，以及signaltap ii嵌入式邏輯分析儀。(6) 眾多的第三方eda合作伙伴。altera與eda合作伙伴同理合作，使用戶在使用quartus ii過程中（包括綜合、功

21、能時(shí)序仿真、靜態(tài)時(shí)序分析、板級(jí)仿真、信號(hào)完整性分析以及形式驗(yàn)證）可以與第三方eda軟件實(shí)現(xiàn)無縫連接。 1.1.2 quartus ii性能相對(duì)于max+plus ii，quartus ii擁有更強(qiáng)大的功能和更高的性能，主要表現(xiàn)在以下幾個(gè)方面：(1) 支持更多的altera可編程邏輯器件。(2) 性能更優(yōu)秀。對(duì)于max3000a、max3000ae、max7000b、max7000s、flex10k和acex設(shè)計(jì)，比max+plus ii 10.2版本提供更好的評(píng)價(jià)均性能表現(xiàn)（平均設(shè)計(jì)性能快15%，而占用資源少5%）。(3) 支持更全面的邏輯綜合。(4) 支持max ii cpld和最新的fpg

22、a器件系列的高級(jí)功能。(5) 與更多的第三方eda長(zhǎng)衫的工具實(shí)現(xiàn)無縫連接1.2 vhdl語言簡(jiǎn)介vhdl的英文全名是very-high-speed integrated circuit hardware description language,誕生于1982年。1987年底，vhdl被ieee代了原有的非標(biāo)準(zhǔn)的硬件描述語言和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。vhdl主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，vhdl的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。vhdl的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊

23、或一個(gè)系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是vhdl系統(tǒng)設(shè)計(jì)的基本點(diǎn)。vhdl語言的基本結(jié)構(gòu)：一個(gè)完整的vhdl語言程序通常包括實(shí)體聲明（entity declaration）、結(jié)構(gòu)體（architecture body）、配置（configuration）、程序包（package）和庫(kù)（library）五個(gè)組成部分。其中實(shí)體和結(jié)構(gòu)體是不可缺少的。前4種是可分別是編譯的源設(shè)計(jì)單元。庫(kù)存放已編譯的實(shí)體，結(jié)構(gòu)體，配

24、置和包；實(shí)體用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為；包存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類型，常數(shù)和子程序等；配置用于從庫(kù)中選取所需要單元來支持系統(tǒng)的不同設(shè)計(jì)，即對(duì)庫(kù)的使用。庫(kù)可由用戶生成或芯片制造商提供，以便共享。實(shí)體是描述系統(tǒng)的外部端口，實(shí)體說明用于描述設(shè)計(jì)系統(tǒng)的外部端口輸入、輸出特征；結(jié)構(gòu)體是描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為，即用于描述設(shè)計(jì)系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程和系統(tǒng)內(nèi)部的結(jié)構(gòu)及其實(shí)現(xiàn)的功能。配置為屬性選項(xiàng)，描述層與層之間、實(shí)體與結(jié)構(gòu)體之間的連接關(guān)系，比如高層設(shè)計(jì)需要將低層實(shí)體作為文件加以利用，這就要用到配置說明，用于從庫(kù)中選取所需設(shè)計(jì)單元來組成系統(tǒng)設(shè)計(jì)的不同版本。程序包為屬性選項(xiàng)，用于把共享的定義放置其中

25、，具體地說主要用來存放各種設(shè)計(jì)的模塊都能共享的數(shù)據(jù)類型、常量和子程序等。庫(kù)主要用于存放已經(jīng)編譯的實(shí)體、結(jié)構(gòu)體、程序包和配置，可由用戶自主生成或有asic芯片制造商提供相應(yīng)的庫(kù)，以便于設(shè)計(jì)中為大家所共享。2. fsk調(diào)制解調(diào)的基本原理2.1 2fsk的調(diào)制頻移鍵控即fsk（frequencyshift keying）數(shù)字信號(hào)對(duì)載波頻率調(diào)制，主要通過數(shù)字基帶信號(hào)控制載波信號(hào)的頻率來來傳遞數(shù)字信息。在二進(jìn)制情況下，“1”對(duì)應(yīng)于載波頻率，“0”對(duì)應(yīng)載波頻率，但是它們的振幅和初始相位不變化。fsk信號(hào)產(chǎn)生的兩種方法：2.1.1 直接調(diào)頻法用二進(jìn)制基帶矩形脈沖信號(hào)去調(diào)制一個(gè)調(diào)頻器，使其輸出兩個(gè)不同頻率的碼

26、元。一般采用的控制方法是：當(dāng)基帶信號(hào)為正時(shí)（相當(dāng)于“1”碼），改變振蕩器諧振回路的參數(shù)（電容或者電感數(shù)值），使振蕩器的振蕩頻率提高（設(shè)為f1）；當(dāng)基帶信號(hào)為負(fù)時(shí)（相當(dāng)于“0”碼），改變振蕩器諧振回路的參數(shù)（電容或者電感數(shù)值），使振蕩器的振蕩頻率降低（設(shè)為f2）；從而實(shí)現(xiàn)了調(diào)頻。這種方法產(chǎn)生的調(diào)頻信號(hào)是相位連續(xù)的，雖然實(shí)現(xiàn)方法簡(jiǎn)單，但頻率穩(wěn)定度不高，同時(shí)頻率轉(zhuǎn)換速度不能做得太快，但是其優(yōu)點(diǎn)是由調(diào)頻器所產(chǎn)生的fsk信號(hào)在相鄰碼元之間的相位是連續(xù)的 2.1.2 頻率鍵控法頻率鍵控法也稱頻率選擇法。它有兩個(gè)獨(dú)立的振蕩器，數(shù)字基帶信號(hào)控制轉(zhuǎn)換開關(guān)，選擇不同頻率的高頻振蕩信號(hào)實(shí)現(xiàn)fsk調(diào)制。圖2.1.1

27、頻率健控法原理框圖鍵控法產(chǎn)生的 fsk信號(hào)頻率穩(wěn)定度可以做得很高并且沒有過渡頻率，它的轉(zhuǎn)換速度快，波形好。頻率鍵控法在轉(zhuǎn)換開關(guān)發(fā)生轉(zhuǎn)換的瞬間，兩個(gè)高頻振蕩的輸出電壓通常不可能相等，于是ufsk（t）信號(hào)在基帶信息變換時(shí)電壓會(huì)發(fā)生跳變，這種現(xiàn)象也稱為相位不連續(xù)，這是頻率鍵控特有的情況。2.1.3 2fsk的調(diào)制方框圖及電路符號(hào)圖2.1.2 2fsk調(diào)制方框圖 圖2.1.3 2fsk調(diào)制電路符號(hào)2.2 2fsk的解調(diào)數(shù)字頻率鍵控（fsk）信號(hào)常用的解調(diào)方法有很多種如：2.2.1 同步（相干）解調(diào)法在同步解調(diào)器中，有上、下兩個(gè)支路，輸入的 fsk信號(hào)經(jīng)過和兩個(gè)帶通濾波器后變成了上、下兩路ask信號(hào)，

28、之后其解調(diào)原理與ask類似，但判決需對(duì)上、下兩支路比較來進(jìn)行。假設(shè)上支路低通濾波器輸出為，下支路低通濾波器輸出為，則判決準(zhǔn)則是： 圖2.2.1相干解調(diào)法原理框圖接收信號(hào)經(jīng)過并聯(lián)的兩路帶通濾波器進(jìn)行濾波與本地相干載波相乘和包絡(luò)檢波后，進(jìn)行抽樣判決，判決的準(zhǔn)則是比較兩路信號(hào)包絡(luò)的大小。假設(shè)上支路低通濾波器輸出為cos，下支路低通濾波器輸出為cos，則判決準(zhǔn)則是：如果上支的信號(hào)包絡(luò)較大，則判決為“1”；反之，判決為收到為“0”。 2.2.2 2fsk濾波非相干解調(diào) 輸入的fsk中頻信號(hào)分別經(jīng)過中心頻為、的帶通濾波器，然后分別經(jīng)過包絡(luò)檢波，包絡(luò)檢波的輸出在t=ktb時(shí)抽樣（其中k為整數(shù)），并且將這些值

29、進(jìn)行比較。根據(jù)包絡(luò)檢波器輸出的大小，比較器判決數(shù)據(jù)比特是1還是0。圖2.2.2 濾波非相干解調(diào)原理框圖2.2.3 2fsk解調(diào)方框圖及電路符號(hào)圖2.2.3 2fsk解調(diào)方框圖 圖2.2.4 2fsk調(diào)制電路符號(hào)2.3 mfsk調(diào)制解調(diào)2.3.1 mfsk直接解調(diào)多進(jìn)制數(shù)字頻率調(diào)制也稱多元調(diào)頻或多頻制。m頻制有m個(gè)不同的載波頻率與m種數(shù)字信息對(duì)應(yīng)，即用多個(gè)頻率不同的正弦波分別代表不同的數(shù)字信號(hào)，在某一碼元時(shí)間內(nèi)只發(fā)送其中一個(gè)頻率。串并變換電路和邏輯電路將輸入的二進(jìn)制碼轉(zhuǎn)換成m進(jìn)制的碼，將輸入的二進(jìn)制碼每k位分為一組，然后由邏輯電路轉(zhuǎn)換成具有多種狀態(tài)的多進(jìn)制碼。控制相應(yīng)的m種不同頻率振蕩器后面所接

30、的門電路，當(dāng)某組二進(jìn)制碼來到時(shí)，邏輯電路的輸出一方面打開相應(yīng)的門電路，使該門電路對(duì)應(yīng)的載波發(fā)送出去，同時(shí)關(guān)閉其它門電路，不讓其它載波發(fā)送出去。每一組二元制碼（log2m位）對(duì)應(yīng)一個(gè)門打開，因此信道上只有 m種頻率中的一種被送出。因此，當(dāng)一組組二進(jìn)制碼輸入時(shí)，加法器的輸出便是一個(gè)mfsk波形。接收部分由多個(gè)中心頻率為f1、f2、.fm的帶通濾波器、包絡(luò)檢波器及一個(gè)抽樣判決器、邏輯電路、并串變換電路組成。當(dāng)某一載頻來到時(shí)，只有相應(yīng)頻率的帶通濾波器能收到信號(hào)，其它帶通濾波器輸出都是噪聲。抽樣判決器的任務(wù)就是在某一時(shí)刻比較所有包絡(luò)檢波器的輸出電壓，判斷哪一路的輸出最大，以達(dá)到判決頻率的目的。將最大者輸

31、出，就得到一個(gè)多進(jìn)制碼元，經(jīng)邏輯電路轉(zhuǎn)變成k位二進(jìn)制并行碼，再經(jīng)并/串變換電路轉(zhuǎn)換成串行二進(jìn)制碼，從而完成解調(diào)任務(wù)。2.3.2 mfsk分路濾波相干解調(diào)mfsk信號(hào)除了上述解調(diào)方法之外，還可采用分路濾波相干解調(diào)方式。此時(shí)，只需將包絡(luò)檢波器用乘法器和低通濾波器代替即可。但各路乘法器需分別送入不同頻率的相干本地載波。mfsk系統(tǒng)提高了信息速率，誤碼率與二進(jìn)制相比卻增加不多，但占據(jù)較寬的頻帶，因而頻帶利用率低，多用于調(diào)制速率不高的傳輸系統(tǒng)中。這種方式產(chǎn)生的mfsk信號(hào)的相位是不連續(xù)的，可看作是m個(gè)振幅相同、載波不同、時(shí)間上互不相容的二進(jìn)制ask信號(hào)的疊加。因此其帶寬 其中 為最高載頻； 為最低載頻；

32、 為碼元速率。2.3.3 mfsk調(diào)制電路方框圖圖2.3.1 mfsk調(diào)制電路方框圖3. fsk基于vhdl語言的調(diào)制解調(diào)設(shè)計(jì)3.1 2fsk基于vhdl語言的調(diào)制過程3.1.1 2fsk基于vhdl語言調(diào)制程序文件名：pl_fsk-功能：基于vhdl硬件描述語言，對(duì)基帶信號(hào)進(jìn)行fsk調(diào)制library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity pl_fsk isport(clk :in std_logic; -系統(tǒng)時(shí)鐘 start :

33、in std_logic; -開始調(diào)制信號(hào) x :in std_logic; -基帶信號(hào) y :out std_logic); -調(diào)制信號(hào)end pl_fsk;architecture behav of pl_fsk issignal q1:integer range 0 to 11; -載波信號(hào)f1的分頻計(jì)數(shù)器signal q2:integer range 0 to 3; -載波信號(hào)f2的分頻計(jì)數(shù)器signal f1,f2:std_logic; -載波信號(hào)f1，f2beginprocess(clk) -此進(jìn)程通過對(duì)系統(tǒng)時(shí)鐘clk的分頻，得到載波f1beginif clkevent and c

34、lk=1 then if start=0 then q1=0; elsif q1=5 then f1=1;q1=q1+1; -改變q1后面的數(shù)字可以改變，載波f1的占空比 elsif q1=11 then f1=0;q1=0; -改變q1后面的數(shù)字可以改變，載波f1的頻率 else f1=0;q1=q1+1; end if;end if;end process;process(clk) -此進(jìn)程通過對(duì)系統(tǒng)時(shí)鐘clk的分頻，得到載波f2beginif clkevent and clk=1 then if start=0 then q2=0; elsif q2=0 then f2=1;q2=q2+

35、1; -改變q2后面的數(shù)字可以改變，載波f2的占空比 elsif q2=1 then f2=0;q2=0; -改變q2后面的數(shù)字可以改變，載波f2的頻率 else f2=0;q2=q2+1; end if;end if;end process;process(clk,x) -此進(jìn)程完成對(duì)基帶信號(hào)的fsk調(diào)制beginif clkevent and clk=1 then if x=0 then y=f1; -當(dāng)輸入的基帶信號(hào)x=0時(shí)，輸出的調(diào)制信號(hào)y為f1 else y=f2; -當(dāng)輸入的基帶信號(hào)x=1時(shí)，輸出的調(diào)制信號(hào)y為f2 end if;end if;end process;end beh

36、av;3.1.2 2fsk基于vhdl語言調(diào)制步驟從操作系統(tǒng)“開始”菜單“所有程序”中的altera程序框中單擊quartus ii的圖標(biāo)，即可呈現(xiàn)quartus ii圖形用戶界面。該界面由標(biāo)題、菜單欄、工具欄、資源管理窗口、編譯狀態(tài)顯示窗口、信息顯示窗口和工程工作區(qū)。菜單欄由文件（file）、編輯（edit）、視窗（view）、工程（project）、資源分配（assignments）、操作（processing）、工具（tools）、窗口（window）和幫助（help）9個(gè)菜單組成，如圖3.1.1所示。(1) 建立工作庫(kù)目錄文件夾。 建立工作庫(kù)目錄文件夾為e:/quartus/pl_fs

37、k/，以便設(shè)計(jì)工程項(xiàng)目的存儲(chǔ)。任何一項(xiàng)涉及都是一項(xiàng)工程（project），都必須首先為此工程建立一個(gè)防治與此工程相關(guān)的所有文件的文件夾。此文件夾e:/quartus/pl_fsk/將被eda軟件默認(rèn)為工作庫(kù)（work library），不同的設(shè)計(jì)項(xiàng)目最好放在不同的文件夾中，同一工程的所有文件都必須放在同一個(gè)文件夾中。(2) 新建一個(gè)vhdl file文件。 單擊文件（file）菜單下的新建輸入文件（new），會(huì)彈出新建輸入文件對(duì)話框。 new對(duì)話框中包括2個(gè)子框。選擇device design files，該子下可選擇ahdl file、block diagram/schematic file

38、、edif file等5種硬件設(shè)計(jì)文件類型，如圖3.1.2所示。選擇硬件設(shè)計(jì)文件類型為vhdl file，然后在vhdl文本編輯窗中輸入2fsk基于chdl語言的調(diào)制程序，如圖3.1.3所示。然后把輸入的vhdl程序存盤，選擇filesave as命令，找到已建立的文件夾e:/quartus/pl_fsk/，存盤名應(yīng)與實(shí)體名一致，即pl_fsk.vhd，然后按下述步驟進(jìn)入建立工程項(xiàng)目流程。圖3.1.1quartus ii圖形用戶界面圖3.1.2 新建輸入文件對(duì)話框圖3.1.3 2fsk調(diào)制vhdl文本編輯窗示例(3) 建立工程項(xiàng)目使用filenew project wizard命令建立新工程。

39、建立新工程時(shí)，可以為工程指定工作目錄、指定工程名稱以及指定頂層設(shè)計(jì)實(shí)體的名稱。還可以指定要在工程中使用的設(shè)計(jì)文件、其他源文件、用戶庫(kù)和eda工具，以及目標(biāo)器件（或者讓quartus ii軟件自動(dòng)選擇）。使用filenew project wizard命令打開建立新工程對(duì)話框，如圖3.1.4。圖3.1.4 建立新工程對(duì)話框?qū)⒃O(shè)計(jì)文件加入工程中，單擊下方的next按鈕，在彈出來的對(duì)話框中單擊file欄中的文件，將與工程相關(guān)的所有vhdl文件加入工程中（本次程序中只有一個(gè)vhdl文件pl_fsk.vhd），單擊next按鈕。在從彈出的對(duì)話框中選擇仿真器和綜合器類型，如果都選done，表示選quart

40、us ii中自帶的仿真器。單家next按鈕，這時(shí)彈出選擇目標(biāo)芯片的對(duì)話框，首先在family欄中選擇目標(biāo)芯片系列，在此選擇cyclone系列，再次單擊next按鈕，選擇此系列的具體芯片（不選擇任何芯片則quartus ii軟件將使用軟件默認(rèn)芯片）。單擊next按鈕后接入下一步。彈出“工程設(shè)置統(tǒng)計(jì)”對(duì)話框，最后單擊finish按鈕結(jié)束設(shè)置，即表示已設(shè)定好此工程，并出現(xiàn)pl_fsk的工程管理窗口（亦稱compilation hierarchies窗口），該窗口主要顯示該工程項(xiàng)目的層次結(jié)構(gòu)和各層次的實(shí)體名。(4) 程序編譯quartus ii編譯器是由一系列處理模塊構(gòu)成，這些模塊負(fù)責(zé)對(duì)涉及項(xiàng)目檢錯(cuò)，

41、邏輯綜合、結(jié)構(gòu)中和、輸出結(jié)果的編輯配置，以及時(shí)許分析。在這一過程中將設(shè)計(jì)項(xiàng)目時(shí)配到cpld/fpga器件中，同時(shí)長(zhǎng)生多種用途俄輸出文件，如功能和時(shí)序仿真、器件編程的目標(biāo)文件等。編譯器首先從工程設(shè)計(jì)文件間的層次結(jié)構(gòu)描述中提取信息，每個(gè)低層次文件中的錯(cuò)誤信息排除。而后將這些層次構(gòu)建一個(gè)結(jié)構(gòu)化的、以網(wǎng)表文件表達(dá)的電路原理圖文件，并把各層次中所有文件結(jié)合成一個(gè)數(shù)據(jù)包，以便更有效地處理。編譯前，可以通過各種不同的設(shè)置讓編譯器使用各種不同的綜合和適配技術(shù)，以便提高設(shè)計(jì)項(xiàng)目的工作速度，優(yōu)化器的資源利用率。在編譯過程中及編譯完成后，可以從編譯報(bào)告窗口中獲取詳細(xì)的編譯結(jié)果，以便調(diào)整設(shè)計(jì)方案。所有工作做好后，執(zhí)行

42、quartus ii主窗口的processing菜單的start compilation選項(xiàng)，啟動(dòng)全程編譯。編譯成功后的工程管理窗口如圖3.1.5所示。編譯過程中應(yīng)注意工程管理窗口下方的processing欄中的編譯信息。如果編譯成功，可得圖3.1.5所示的界面，此界面左上角是工程管理窗口，顯示了次工程的結(jié)構(gòu)和使用的邏輯宏單元數(shù)，最下方是編譯處理信息，中間（compilation report欄）是編譯報(bào)告項(xiàng)目選擇菜單，單擊其中各項(xiàng)可了解編譯和分析結(jié)果。圖3.1.5 編譯成功后的工程管理窗口3.2 2fsk基于vhdl語言的解調(diào)過程3.2.1 2fsk基于vhdl語言解調(diào)程序-文件名：pl_f

43、sk2-功能：基于vhdl硬件描述語言，對(duì)fsk調(diào)制信號(hào)進(jìn)行解調(diào)library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity pl_fsk2 isport(clk :in std_logic; -系統(tǒng)時(shí)鐘 start :in std_logic; -同步信號(hào) x :in std_logic; -調(diào)制信號(hào) y :out std_logic); -基帶信號(hào)end pl_fsk2;architecture behav of pl_fsk2 iss

44、ignal q:integer range 0 to 11; -分頻計(jì)數(shù)器signal xx:std_logic; -寄存器 signal m:integer range 0 to 5; -計(jì)數(shù)器beginprocess(clk) -對(duì)系統(tǒng)時(shí)鐘進(jìn)行q分頻beginif clkevent and clk=1 then xx=x; -在clk信上升沿時(shí)，x信號(hào)對(duì)中間信號(hào)xx賦值 if start=0 then q=0; -if語句完成q的循環(huán)計(jì)數(shù) elsif q=11 then q=0; else q=q+1; end if;end if;end process;process(xx,q) -此進(jìn)

45、程完成fsk解調(diào)begin if q=11 then m=0;-m計(jì)數(shù)器清零elsif q=10 then if m=3 then y=0; -if語句通過對(duì)m大小，來判決y輸出的電平 else y=1; end if;elsif xxevent and xx=1then m=m+1; -計(jì)xx信號(hào)的脈沖個(gè)數(shù)end if;end process;end behav;3.2.2 2fsk基于vhdl語言解調(diào)步驟(1) 建立工作庫(kù)目錄文件夾。 建立工作庫(kù)目錄文件夾為e:/quartus/pl_fsk2/，以便設(shè)計(jì)工程項(xiàng)目的存儲(chǔ)。(2) 新建一個(gè)vhdl file文件。單擊文件（file）菜單下的新

46、建輸入文件（new），會(huì)彈出新建輸入文件對(duì)話框。 new對(duì)話框中包括2個(gè)子框。選擇device design files，選擇硬件設(shè)計(jì)文件類型為vhdl file，然后在vhdl文本編輯窗中輸入2fsk基于chdl語言的解調(diào)程序，如圖3.2.1所示。然后把輸入的vhdl程序存盤，選擇filesave as命令，找到已建立的文件夾e:/quartus/pl_fsk2/，存盤名應(yīng)與實(shí)體名一致，即pl_fsk2.vhd，然后按下述步驟進(jìn)入建立工程項(xiàng)目流程。圖3.2.1 2fsk解調(diào)vhdl文本編輯窗示例(3) 建立工程項(xiàng)目使用filenew project wizard命令打開建立新工程對(duì)話框，使用

47、filenew project wizard命令建立新工程。建立新工程時(shí)，可以為工程指定工作目錄、指定工程名稱以及指定頂層設(shè)計(jì)實(shí)體的名稱。將設(shè)計(jì)文件加入工程中，單擊下方的next按鈕，在彈出來的對(duì)話框中單擊file欄中的文件，本次程序中只有一個(gè)vhdl文件pl_fsk2.vhd單擊next按鈕，如圖3.2.2 所示。在從彈出的對(duì)話框中選擇仿真器和綜合器類型，如果都選done，表示選quartus ii中自帶的仿真器。單家next按鈕，這時(shí)彈出選擇目標(biāo)芯片的對(duì)話框，首先在family欄中選擇目標(biāo)芯片系列，在此選擇cyclone系列，再次單擊next按鈕，選擇此系列的具體芯片，如圖3.2.3所示，

48、單擊next按鈕后接入下一步。彈出“工程設(shè)置統(tǒng)計(jì)”對(duì)話框，如圖3.2.4所示。最后單擊finish按鈕結(jié)束設(shè)置，即表示已設(shè)定好此工程，并出現(xiàn)pl_fsk的工程管理窗口。圖3.2.2 將所有相關(guān)vhdl文件加入工程 圖3.2.3 仿真器和綜合器選擇界面圖3.2.4 “工程設(shè)置統(tǒng)計(jì)”對(duì)話框(4) 程序編譯執(zhí)行quartus ii主窗口的processing菜單的start compilation選項(xiàng)，啟動(dòng)全程編譯。編譯成功后的工程管理窗口。編譯過程中應(yīng)注意工程管理窗口下方的processing欄中的編譯信息。此界面左上角是工程管理窗口，顯示了次工程的結(jié)構(gòu)和使用的邏輯宏單元數(shù)，最下方是編譯處理信息，

49、中間（compilation report欄）是編譯報(bào)告項(xiàng)目選擇菜單，單擊其中各項(xiàng)可了解編譯和分析結(jié)果，如圖3.2.5所示。圖3.2.5 編譯成功后的工程管理窗口3.3 mfsk基于vhdl語言調(diào)制過程3.3.1 mfsk基于 vhdl語言調(diào)制程序文件名：pl_mfsk-功能：基于vhdl硬件描述語言，完成對(duì)基帶信號(hào)的mfsk調(diào)制-說明：這里mfsk的m為4library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity pl_mfsk isp

50、ort(clk :in std_logic; -系統(tǒng)時(shí)鐘 start :in std_logic; -開始調(diào)制信號(hào) x :in std_logic; -基帶信號(hào) y :out std_logic); -調(diào)制信號(hào)end pl_mfsk;architecture behav of pl_mfsk issignal q :integer range 0 to 15; -計(jì)數(shù)器器signal f :std_logic_vector(3 downto 0); -分頻器signal xx:std_logic_vector(1 downto 0);-寄存輸入信號(hào)x的2位寄存器signal yy:std_lo

51、gic_vector(1 downto 0); -寄存xx信號(hào)的寄存器beginprocess(clk) -此進(jìn)程過對(duì)clk進(jìn)行分頻，得到4種載波信號(hào)f3、f2、 f1、f0。beginif clkevent and clk=1 then if start=0 then f=0000; elsif f=1111 then f=0000; else f=f+1; end if;end if;end process;process(clk) -對(duì)輸入的基帶信號(hào)x進(jìn)行串/并轉(zhuǎn)換，得到2位并行信號(hào)的yy beginif clkevent and clk=1 then if start=0 then q

52、=0; elsif q=0 then q=1;xx(1)=x;yy=xx; elsif q=8 then q=9;xx(0)=x; else q=q+1; end if;end if;end process;process(clk,yy) -此進(jìn)程完成對(duì)輸入基帶信號(hào)x的mfsk調(diào)制beginif clkevent and clk=1 then if start=0 then y=0; - if語句完成2位碼并行碼到4種載波的選通 elsif yy=00 then y=not f(3); elsif yy=01 then y=not f(2); elsif yy=10 then y=not f(

53、1); else y=not f(0); end if;end if;end process;end behav;3.3.2 mfsk基于vhdl語言調(diào)制步驟(1) 建立工作庫(kù)目錄文件夾。 建立工作庫(kù)目錄文件夾為e:/quartus/pl_mfsk/，以便設(shè)計(jì)工程項(xiàng)目的存儲(chǔ)。(2) 新建一個(gè)vhdl file文件。單擊文件（file）菜單下的新建輸入文件（new），會(huì)彈出新建輸入文件對(duì)話框。 new對(duì)話框中包括2個(gè)子框。選擇device design files，選擇硬件設(shè)計(jì)文件類型為vhdl file，然后在vhdl文本編輯窗中輸入mfsk基于chdl語言的調(diào)制程序。然后把輸入的vhdl程序

54、存盤，選擇filesave as命令，找到已建立的文件夾e:/quartus/pl_mfsk/，存盤名應(yīng)與實(shí)體名一致，即pl_mfsk.vhd，然后按下述步驟進(jìn)入建立工程項(xiàng)目流程。(3) 建立工程項(xiàng)目使用filenew project wizard命令打開建立新工程對(duì)話框，使用filenew project wizard命令建立新工程。建立新工程時(shí)，可以為工程指定工作目錄、指定工程名稱以及指定頂層設(shè)計(jì)實(shí)體的名稱。將設(shè)計(jì)文件加入工程中，單擊下方的next按鈕，在彈出來的對(duì)話框中單擊file欄中的文件，本次程序中只有一個(gè)vhdl文件pl_mfsk.vhd單擊next按鈕。在從彈出的對(duì)話框中選擇仿真

55、器和綜合器類型，如果都選done，表示選quartus ii中自帶的仿真器。單家next按鈕，這時(shí)彈出選擇目標(biāo)芯片的對(duì)話框，首先在family欄中選擇目標(biāo)芯片系列，在此選擇cyclone系列，再次單擊next按鈕，選擇此系列的具體芯片，如圖3.3.1所示，單擊next按鈕后接入下一步。彈出“工程設(shè)置統(tǒng)計(jì)”對(duì)話框。最后單擊finish按鈕結(jié)束設(shè)置，即表示已設(shè)定好此工程，并出現(xiàn)pl_fsk的工程管理窗口。圖3.3.1 選擇目標(biāo)芯片(4) 程序編譯執(zhí)行quartus ii主窗口的processing菜單的start compilation選項(xiàng)，啟動(dòng)全程編譯。編譯成功后的工程管理窗口。編譯過程中應(yīng)注意工程管理窗口下方的processing欄中的編譯